KR0158493B1 - 저소비전류 센스앰프회로 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]

반도체 메모리의 스태틱램에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

전원소비를 줄일 수 있는 스태틱램의 센스앰프회로를 제공함에 있다.

[발명의 해결방법의 요지]

행과 열의 매트릭스형으로 배열된 복수개의 메모리 셀들로 구성된 메모리 셀 어레이와, 상기 각 메모리 셀 마다 열 방향으로 접속된 비트라인 및 상보비트라인을 가지는 스태틱램의 센스앰프회로에 있어서: 상기 비트라인 및 상보비트라인 사이에 접속되어 센싱동작에서 상기 비트라인 및 상보비트라인에 유기되는 두 입력신호레벨의 차를 감지 및 증폭하기 위한 차동증폭기와, 상기 비트라인 및 상보비트라인과 제1전원 사이에 각기 채널이 직렬로 접속되고 프리차아지신호에 응답하여 대응되는 상기 비트라인 및 상보비트라인을 프리차아지하기 위한 프리차아지 트랜지스터들과, 상기 차동증폭기를 구동하기 위한 센스앰프인에이블신호 입력단에 접속되어 상기 감지 및 증폭에 필요한 소정시간동안 센스앰프인에이블 쇼트펄스를 발생하는 쇼트펄스 발생기와, 상기 센스앰프인에이블 쇼트펄스에 응답하여 상기 차동증폭기의 출력을 래치출력하는 래치수단을 가지는 것을 특징으로 한다.

[발명의 중요한 용도]

전원소비를 줄이기 위한 센스앰프회로에 적합하게 사용된다.

Description

저소비전류 센스앰프회로

제1도는 종래의 기술에 따라 구성된 센스앰프회로도이다.

제2도는 본 발명에 따라 구성된 센스앰프회로도이다.

제3도는 제2도에 도시된 쇼트펄스 발생기의 구체회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱램의 센스앰프회로에 관한 것이다.

일반적으로 메모리를 지니고 있는 디바이스에서는 그 메모리의 내용을 얼마나 잘 쓰고 읽을 수 있느냐는 상당히 중요한 문제이다. 메모리에 내용을 쓸때에는 밖에서 어떠한 확실한 값을 집어넣어 주기 때문에 그렇게 중요한 문제는 아닌데 반해, 메모리의 내용을 읽을 시에는 메모리 자체가 그 내용을 오랫동안 유지해온 값을 읽어내야 한다. 하지만 메모리의 내용이 오랜 시간에 걸쳐 유지하는 동안 처음에 썼던 값(전압레벨)이 그대로 지속되는 것은 아니라, 어느 정도 전압 레벨이 떨어지게 된다. 따라서 메모리의 내용을 그대로 읽을 시에는 읽혀진 값 자체가 틀려질 수 있다. 그리하여 메모리를 읽을 시에 사용하는 것이 센스앰프회로이다. 즉 메모리의 내용이 읽혀서 센스앰프회로를 통과한 후에는 확실한 값으로 변환되어 그 값을 사용할 수 있다.

그러나, 센스앰프회로를 사용할시에 나타나는 단점중의 하나는 메모리를 읽을시에 센스앰프회로자체에 흐르는 전류가 많다는 것이다. 물론 고주파 동작에서는 센스앰프회로 자체에서 흐르는 전류의 양은 칩 전체에서 흐르는 전류양에 비해 별로 영향을 미치지 않는다. 하지만, 저주파 동작시에는 센스앰프회로 자체에서 흐르는 전류가 전체의 칩에 흐르는 양을 좌우하기 때문에 일반적으로 사용되고 있는 센스앰프회로에 변형이 필요하다.

센스앰프회로를 살펴보면, 센싱을 하는 동안 전류가 흐르는데 센싱시간이 시스템 클럭의 반주기이다. 일반적으로 저주파로 가면 전류의 양이 적어져야 하는데 주파수가 낮으면 낮을수록 클럭의 반주기가 매우길어 이것이 적용되지 않는다. 따라서, 이러한 센싱하는 구간을 최소화 할 필요가 있다. 즉 센싱을 시작할 경우 시작 초기에 약간의 필요한 시간 만큼만 센싱을 하고 나머지 시간에는 센싱을 하지 않는 것이다. 이러한 동작은 제1도를 통하여 상세히 알아볼 것이다.

제1도는 종래의 기술에 따라 구성된 일반적인 센스앰프회로도이다.

일반적으로 스태틱램에 사용되는 센스앰프회로는 모오스 트랜지스터들(1)~(5)로 구성된 차동증폭기와, 센싱동작을 수행하기 전에 비트라인 프리차아지시키기 위한 프리차아지 트랜지스터들(6,7) 로 구성된다.

제1도를 참조하여 동작을 살펴보면, 센스앰프인에이블신호 SE가 하이레벨일 때 비트라인 BL값이 센싱되어 데이타 DATA로 출력되게 된다. 즉 비트라인 BL과 이의 상보비트라인의 전압레벨 차이값에 의해서 상기 데이타 DATA의 값이 결정 되어진다. 여기서 센싱하는 시간은 상기 센스앰프인에이블신호 SE가 하이레벨일때 인데 저주파수로 동작시에는 센스앰프인에이블신호 SE의 하이레벨의 구간이 너무 길어 이 회로에서 직류(DC) 경로 형성시간이 역시 길어지게 된다. 그래서, 동작 주파수가 낮으면 낮을 수록 전류의 흐르는 양이 적어져야 하는데 적어지지 않는 이유가 여기에 있다. 따라서, 저주파 동작시에 센스앰프인에이블신호 SE의 하이레벨구간을 작게할 필요가 있다.

따라서, 본 발명의 목적은 저주파수로 동작시에 센싱에 필요한 시간 만큼만 동작시키는 스태틱램의 센스앰프회로를 제공함에 있다.

본 발명의 다른 목적은 전원소비를 줄일 수 있는 스태틱램의 센스앰프회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 행과 열의 매트릭스형으로 배열된 복수개의 메모리 셀들로 구성된 메모리 셀 어레이와, 상기 각 메모리 셀 마다 열 방향으로 접속된 비트라인 및 상보비트라인을 가지는 스태틱램의 센스앰프회로에 있어서: 상기 비트라인 및 상보비트라인 사이에 접속되어 센싱동작에서 상기 비트라인 및 상보비트라인에 유기되는 두 입력신호레벨의 차를 감지 및 증폭하기 위한 차동증폭기와, 상기 비트라인 및 상보비트라인과 제1전원사이에 각기 채널이 직렬로 접속되고 프리차아지신호에 응답하여 대응되는 상기 비트라인 및 상보비트라인을 프리차아지하기 위한 프리차아지 트랜지스터들과, 상기 차동증폭기를 구동하기 위한 센스앰프인에이블신호 입력단에 접속되어 상기 감지 및 증폭에 필요한 소정시간동안 센스앰프인에이블 쇼트펄스를 발생하는 쇼트펄스 발생기와, 상기 센스앰프인에이블 쇼트펄스에 응답하여 상기 차동증폭기의 출력을 래치출력하는 래치수단을 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따라 구성된 센스앰프회로도이다.

제2도를 참조하여 센스앰프회로의 구성을 살펴보면, 모오스 트랜지스터들(1)~(5)로 구성된 차동증폭기와, 상기 비트라인 BL과 이의 상보비트라인과 전원전압사이에 각기 접속된 피모오스 트랜지스터들(6,7)과, 상기 모오스 트랜지스터(5)의 게이트단자와 센스앰프인에이블신호 SE 단자 사이에 접속된 쇼트펄스 발생기(9)와, 상기 쇼트펄스 발생기(9)의 출력신호에 응답하여 상기 차동증폭기를 등화시키기 위해 상기 차동증폭기의 출력단자사이에 접속된 피모오스 트랜지스터(8)와, 상기 차동증폭기의 출력단자로 부터 출력되는 신호를 상기 쇼트펄스 발생기(9)의 출력신호인 센스앰프인에이블 쇼트펄스에 응답하여 출력을 내보내는 지연플립플롭(10)으로 구성된다.

전술한 바와 같이 센스앰프인에이블신호 SE의 입력단에 상기 쇼트펄스발생기(9)를 부가함으로써 상기 센스앰프인에이블신호 SE의 하이레벨구간을 작게 만들어 주는 기능을 하게 한다. 즉 센싱시에 필요한 시간 만큼만 하이레벨을 만들어 주는 기능을 하게 된다. 따라서, 센싱하는 시간의 초기의 적당한 시간만 센스앰프회로가 동작하므로 이 회로 자체에 흐르는 전류의 소비량을 줄일 수 있다.

제3도는 본 발명의 실시예에 따라 구성된 쇼트펄스 발생기의 구체회로도이다.

상기 쇼트펄스 발생기(9)의 구성은 공지된 사항임으로 간략하게 설명하면, 상기 센스앰프인에이블신호 SE를 인가받아 상기 소정시간 지연시키기 위해 직렬 연결된 인버어터들(11)~(15)의 출력단자와 접속된 제1입력단자와 상기 센스앰프인에이블신호 SE 단자와 접속된 제2입력단자를 가지는 앤드게이트(20)로 구성된다. 그리고, 상기 인버어터들(11)~(15) 사이에 각기 접속된 캐패시터들(16)~(19)은 기생 캐패시턴스이다.

상기 쇼트펄스 발생기(9)의 입력단으로 인가되는 신호인 센스앰프인에이블신호 SE가 하이레벨이 되면, 사용자가 원하는 길이의 펄스를 만들어 내는 것이다. 즉 홀수개의 상기 인버어터들(11)~(15)의 갯수를 이용하여 원하는 길이의 짧은 펄스를 만들어 내는 것이다. 이러한 쇼트펄스 발생기는 공지된 사항이므로 상세한 설명은 생략한다.

한편, 본 발명의 실시예에 사용된 차동증폭기가 모오스 트랜지스터들로 이루어져 있지만 바이폴라 트랜지스터들로 구성될 수도 있다.

상기한 바와 같이 본 발명에 따르면, 전원소비를 줄일 수 있는 효과가 있다. 또한 본 발명은 저주파동작시에 센싱동작구간만 인에이블시킬수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (5)

1. 행과 열의 매트릭스형으로 배열된 복수개의 메모리 셀들로 구성된 메모리 셀 어레이와, 상기 각 메모리 셀 마다 열 방향으로 접속된 비트라인 및 상보비트라인을 가지는 스태틱램의 센스앰프회로에 있어서: 상기 비트라인 및 상보비트라인 사이에 접속되어 센싱동작시에 상기 비트라인 및 상보비트라인에 유기되는 두 입력신호레벨의 차를 감지 및 증폭하기 위한 차동증폭기와, 상기 비트라인 및 상보비트라인과 제1전원사이에 각기 채널이 직렬로 접속되고 프리차아지신호에 응답하여 대응되는 상기 비트라인 및 상보비트라인을 프리차아지하기 위한 프리차아지 트랜지스터들과, 상기 차동증폭기를 구동하기 위한 센스앰프인에이블신호 입력단에 접속되어 상기 감지 및 증폭에 필요한 소정시간동안 센스앰프인에이블 쇼트펄스를 발생하는 쇼트펄스 발생기와, 상기 센스앰프인에이블 쇼트펄스에 응답하여 상기 차동증폭기의 출력을 래치출력하는 래치수단을 구비함을 특징으로 하는 스태틱램의 센스앰프회로.
2. 제1항에 있어서, 상기 프리차아지 트랜지스터들은 상기 프리차아지신호가 인가되는 게이트를 가지는 피모오스 트랜지스터들임을 특징으로 하는 스태틱램의 센스앰프회로.
3. 제2항에 있어서, 상기 래치수단은 지연플립플롭임을 특징으로 하는 스태틱램으 센스앰프회로.
4. 제3항에 있어서, 상기 쇼트펄스 발생기는 상기 센스앰프인에이블신호를 인가받아 상기 소정시간 지연시키기 위해 직렬 연결된 인버어터들의 출력단자와 접속된 제1입력단자와 상기 센스앰프인에이블신호단자와 접속된 제2입력단자를 가지는 앤드게이트로 구성됨을 특징으로 하는 스태틱램의 센스앰프회로.
5. 제4항에 있어서, 상기 인버어터들의 갯수는 3개 혹은 5개 그 이상으로 구성됨을 특징으로 하는 스태틱램의 센스앰프회로.