DE60315508T2

DE60315508T2 - Halbleiterbauelement und verfahren zu seiner prüfung

Info

Publication number: DE60315508T2
Application number: DE60315508T
Authority: DE
Inventors: Takaaki Furuyama
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2002-12-20
Filing date: 2003-12-17
Publication date: 2008-05-21
Anticipated expiration: 2023-12-18
Also published as: CN1692285A; JP2004198367A; KR100793221B1; CN100401083C; DE60315508D1; EP1574867A1; EP1574867A4; EP1574867B1; KR20050084793A; WO2004057353A1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem Logikabschnitt und einem Speicherabschnitt, die zusammen auf einem einzelnen Chip hergestellt sind, und ferner betrifft die vorliegende Erfindung ein Verfahren zum Prüfen dieser Abschnitte.
In dem gegenwärtigen Bestreben einer hohen Integrationsdichte von Halbleiterbauelementen (LSI), etwa ASIC's und Mikroprozessoren, ist es üblich in LSI-Bauelementen, dass diese einen großen Speicher (Speicherabschnitt) aufweisen, der zusammen mit einem Logikabschnitt auf dem gleichen Chip hergestellt ist. Derartige mit Speicher gemischte LSI's werden einem Leistungstest unterzogen, bevor diese vertrieben werden, um zu überprüfen, ob die Logikabschnitte und die Makro-Speicher korrekt arbeiten. Es gibt ein Bedarf für eine Technologie, die die Testzeit für Makro-Speicher mittels einer einfachen Schaltungskonfiguration verkürzt.
Hintergrund der Erfindung
In LSI-Bauelementen mit Speicher werden normale Operationen (Schreiboperationen und Leseoperationen) eines Makro-Speichers durch ein Signal aus einem Logikabschnitt gesteuert. Wenn beispielsweise ein Lesebefehl von dem Logikabschnitt ausgegeben wird, wird dem Makrospeicher zusammen mit diesem Befehl eine Adresse zugeleitet, und es werden Daten, die auf der Grundlage dieser Adresse ausgewählt sind, aus dem Makrospeicher an den Logikabschnitt ausgegeben. Wenn ein Schreibbefehl von dem Logikabschnitt ausgegeben wird, werden dem Makrospeicher eine Adresse und Daten zusammen mit diesem Befehl übermittelt, und der Makrospeicher schreibt die Daten in einen Speicherbereich, der auf der Grundlage der Adresse ausgewählt ist.
Als Verfahren zum Testen eines Makrospeichers in dem LSI-Bauelement mit Speicher, das auf diese Weise aufgebaut ist, sind die beiden folgenden Verfahren bekannt.
Das erste Verfahren ist eines, in welchem ein Test durch Steuern der Funktion des Makrospeichers ausgeführt wird, indem der Logikabschnitt ohne spezielle Testschaltung verwendet wird.
Das zweite Verfahren ist eines, in welchem der Makrospeicher ohne Verwendung des Logikabschnitts geprüft wird, in dem eine entsprechende Testschaltung vorgesehen und Prüf-I/O-Anschlüsse bzw. Test- oder Prüf-Ein/Aus-Anschlüsse bereitgestellt werden, so dass ein Testsignal von dem Testeingangsanschluss bereitgestellt wird, um die Testschaltung in Betrieb zu setzen. Als Test bzw. Prüfschaltung ist eine BIST-(eingebaute Selbsttest-)Schaltung bekannt.
Wenn der Makrospeicher unter Anwendung des Logikabschnitts wie in dem ersten Verfahren geprüft wird, muss der Logikabschnitt so arbeiten, dass ein Wechseln in den Prüfmodus durchgeführt wird. Dies führt zu längeren Testzeiten und somit ist das erste Verfahren nicht praxistauglich. Daher sind viele LSI-Bauelemente mit eingebautem Speicher, die eine eingebaute Testschaltung gemäß dem zweiten Verfahren aufweisen, in der Praxis häufig anzutreffen.
Eine Testschaltung, die in einer Speicher-Misch-LSI-Schaltung enthalten ist, ist prinzipiell aus einem Multiplexer aufgebaut, der zwischen einem Signal, das zwischen einem Logikabschnitt und einem Markospeicher während des normalen Betriebs ausgetauscht wird, und einem Testsignal umschaltet, das von den Test-I/O-Anschlüssen bereitgestellt wird.
Als die Test-I/O-Anschlüsse bzw. Test-Ein/Aus-Anschlüsse werden Anschlüsse vorgesehen, die zum Einspeisen und Ausgeben von Signalen dienen, die zum Steuern des Makrospeichers mittels des Logikabschnitts während des normalen Betriebs dienen (Adressensignale, Datensignale und andere Steuersignale), und der Makrospeicher wird mittels eines Verfahrens getestet, das als ein Verfahren mit direktem Zugriff bezeichnet wird (siehe Patentdokument 1). Wenn eine Prüfung mit dem Verfahren mit direktem Zugriff durchgeführt wird, sind alle Signale, die in der Funktionsspezifizierung des Makrospeichers (Adressensignale, Datensignale und Steuersignale) definiert sind, als Testsignale erforderlich.
Die Patenschrift 2 offenbart ein Verfahren zum Prüfen eines Makrospeichers durch Codieren von Steuersignalen, mit Ausnahme von Adressensignalen und Datensignalen, und durch Zuleiten der Codierungen zu einer Testschaltung über die Testanschlüsse.
Ferner offenbart das Patentdokument 3 ein Verfahren zum Verkürzen der Testzeit, indem mehrere Testanschlussflächen vorgesehen werden, die direkt mit einem Speicher verbunden sind, wobei ein Testeingangssignal zugeführt wird, und indem die Anschlussflächen entlang einer Seite eines Chips angeordnet werden, um die Anzahl der Chips zu erhöhen, die gleichzeitig getestet werden können.
Jedoch erfordert ein derartiges konventionelles Speichermisch-LSI-Bauelement, das mit einer Testschaltung versehen ist, eine Schaltung zum Decodieren einer Testcodierung und mehrere Testanschlüsse, um die Testsignale zuzuleiten. Dies vergrößert die Fläche der Schaltung, was im Hinblick auf die Chipgröße des LSI-Bauelements problematisch ist. Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Prüfverfahren dafür bereitzustellen, wobei die Prüfzeit mit einer einfachen Schaltungskonfiguration verkürzt werden kann und wobei eine Zunahme der Schaltungsfläche, die für das Testen verwendet wird, verhindert wird.

Patentdokument 1: Japanische Offenlegungsschrift Nr. 10-65100 (12)
Patentdokument 2: Japanische Offenlegungsschrift Nr. 11-250700
Patentdokument 3: Japanische Offenlegungsschrift Nr. 2000-57120 JP-2-252199 und US-A-5673270 betreffen das Prüfen von Halbleiterspeichern

Überblick über die Erfindung
Gemäß der vorliegenden Erfindung wird ein Halbleiterbauelement bereitgestellt, das mit einem Testmodus versehen ist, wie dies im Anspruch 1 beschrieben ist.
Erfindungsgemäß wird ferner ein Testverfahren für ein Halbleiterbauelement gemäß dem Anspruch 11 bereitgestellt.
Kurze Beschreibung der Zeichnungen
1 ist eine schematische Blockansicht, in der ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist.
2 ist eine schematische Blockschaltdarstellung, wobei ein Makrospeicher des Halbleiterbauelements aus 1 gezeigt ist.
3 ist eine erläuternde Ansicht, in der eine Speicherzuordnung des Makrospeichers aus 2 gezeigt ist.
4 ist eine schematische Schaltungsdarstellung, wobei eine Testeingangserkennungsschaltung des Makrospeichers aus 2 gezeigt ist.
5 ist ein schematisches Schaltbild, wobei eine Testmodusauswahlschaltung des Makrospeichers aus 2 gezeigt ist.
6 ist ein schematisches Schaltbild einer Testcodierungsschreibschaltung des Makrospeichers aus 2.
7 ist ein schematisches Schaltbild, wobei ein Testregister des Makrospeichers aus 2 gezeigt ist.
8 ist ein schematisches Schaltbild, wobei ein I/O- bzw. Ein/Aus-Auswahlelement des Makrospeichers aus 2 gezeigt ist.
9 ist ein schematisches Schaltbild eines Analogschalters des Makro-I/O-Auswahlelements aus 8.
Beste Art zum Ausführen der Erfindung
1 ist eine schematische Blockansicht, in der ein Halbleiterbauelement 10 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist. Das Halbleiterbauelement 10 umfasst einen Speicherabschnitt (Makrospeicher) 11, der zusammen mit einem Logikabschnitt aufgebaut ist. Der Makrospeicher 11 ist mit einer Funktionssteuerschaltung 12 versehen, die zum Ausführen einer Datenlese/Schreib-Operation auf der Grundlage eines Eingangssignals, das eine Adresse, Daten und einen Befehl enthält, verwendet wird. Eine Testspeicherschaltung 16 zum Speichern von Daten zur Auswahl eines Testmodus ist in einem Speicherbereich (Adressenraum) vorgesehen, der durch die in dem Eingangssignal enthaltene Adresse ausgewählt wird. Eine Schreibschaltung 15 liefert ein Steuersignal RGT, das das Schreiben von Daten in die Testspeicherschaltung 16 in Reaktion auf einen Schreibbefehl WR, der von der Betriebssteuerschaltung 12 geliefert wird, ermöglicht. Die Daten „Data" die in dem Eingangssignal enthalten sind, werden auf der Grundlage des Steuersignals RGT in die Testspeicherschaltung 16 geschrieben.
Die Betriebssteuerschaltung 12 ist eine Schaltung zum Zugreifen auf einen Registerbereich und einen Speicherbereich des Makrospeichers 11 auf der Grundlage eines Eingangssignals aus dem Logikabschnitt. Die Testspeicherschaltung 16 ist ein Testregister, das in dem Registerbereich vorgesehen ist. Anders ausgedrückt, das Testregister 16 ist dem gleichen Adressenraum wie der Speicherbereich zugeordnet. Eine Testcodierung zum Auswählen eines Testmodus wird in das Testregister 16 in der gleichen Weise geschrieben, wie Daten in den Speicherbereich geschrieben werden.
Ein Ausgangssignal TRG des Testregisters 16 wird einer Teststeuerschaltung 14 zugeführt und von der Teststeuerschaltung 14 decodiert. Die Teststeuerschaltung 14 gibt ein vorbestimmtes Testmodusauswahlsignal TX entsprechend dem Ausgangssignal TRG aus dem Testregister 16 aus.
Das Testmodusauswahlsignal TX der Teststeuerschaltung 14 wird einem I/O- bzw. Ein/Aus-Auswahlelement 17 zugeführt. Das I/O-Auswahlelement 17 wählt eines von mehreren internen Signalen auf der Grundlage des Testmodusauswahlsignals TX aus und gibt dieses auch aus.
Die Teststeuerschaltung 14 erhält ein Testeingangssignal RTE über einen Testeingangsanschluss 20, der außerhalb des Makrospeichers 11 vorgesehen ist. Das Testeingangssignal RTE besitzt eine höhere Spannung als eine Betriebsspannung des Makrospeichers 11 und die Teststeuerschaltung 14 ist mit einer Erkennungsschaltung zum Erkennen einer hohen Spannung versehen.
Wenn das Einspeisen des Testeingangssignals RTE erkannt wird, liefert die Teststeuerschaltung 14 ein Testaktivierungssignal TESTM an das Testregister 16. Das Testaktivierungssignal TESTM ermöglicht das Schreiben von Daten in das Testregister 16.
Ein Prüfverfahren für den Makrospeicher 11 umfasst die folgenden Schritte 1 bis 3. In dem ersten Schritt wird ein Testeingangssignal RTE dem Makrospeicher 11 über einen externen Testeingangsanschluss 20 zugeführt. Im zweiten Schritt werden durch den Schreibvorgang der Betriebssteuerschaltung 12 Daten in das Testregister 16 geschrieben, die in einem Speicherbereich vorgesehen sind, der durch eine Adresse auswählbar ist. Im dritten Schritt wird ein Testmodus zum Testen des Makrospeichers 11 auf der Grundlage des Ausgangssignals TRG aus dem Testregister 16 ausgewählt.
Das Testeingangssignal ist ein Signal mit einer höheren Spannung als eine Betriebsspannung des Makrospeichers 11, und im ersten Schritt wird ein Signal mit hoher Spannung erkannt. Die in das Testregister 16 im zweiten Schritt geschriebenen Daten sind codierte Testcodierungen und das Ausgangssignal TRG aus dem Testregister 16 wird sodann im dritten Schritt decodiert.
2 ist ein schematisches Blockschaltbild des Makrospeichers 11. Der Makrospeicher 11 ist auf dem Einzelchip-Halbleiterbauelement (LSI) 10 zusammen mit dem Logikabschnitt aufgebaut. Das Halbleiterbauelement 10 besitzt eine Datenspeicherfunktion und andere Funktionen (beispielsweise eine A/D-Wandlerfunktion).
Der Makrospeicher 11 enthält die Lese/Schreib-Betriebssteuerschaltung 12, eine interne Schaltung 13, die Teststeuerschaltung 14, die Testcodierungsschreibschaltung 15, das Testregister 16 und Makro-I/O-Auswahlelemente 17a und 17b.
Die Lese/Schreib-Betriebssteuerschaltung 12 wird mit einem Eingangssignal versorgt, etwa einem Adressen/Daten/Befehlssignal oder dergleichen, das für einen Logikabschnitt geliefert wird. Die Lese/Schreib-Betriebssteuerschaltung 12 steuert Datenleseoperationen und Schreiboperationen in dem Makrospeicher 11 auf der Grundlage des Eingangssignals.
Die interne Schaltung 13 enthält mehrere Speicherzellen zum Speichern von Daten und eine Schaltung (etwa einen x-Decodierer, einen y-Decodierer und einen Leseverstärker) zum Zugreifen auf die Speicherzellen. In der vorliegenden Ausführungsform sind die Speicherzellen, die in der internen Schaltung 13 vorgesehen sind, nicht-flüchtige Speicherzellen.
Die Teststeuerschaltung 14 erhält ein Testeingangssignal RTE von dem Testeingangsanschluss 20. Der Testeingangsanschluss 20 ist ein Gehäusestift (externer Anschluss) des Halbleiterbauelements. Das Testeingangssignal RTE besitzt eine Spannung (beispielsweise ungefähr 10 Volt), die höher ist als die Betriebsspannung des Makrospeichers 11 (beispielsweise 3 Volt), und diese wird von einer Testvorrichtung (nicht gezeigt), die mit dem Testeingangsanschluss 20 verbunden ist, zugeführt.
Beim Erkennen eines Testeingangssignals RTE mit hoher Spannung liefert die Teststeuerschaltung 14 ein Testaktivierungssignal TESTM zu der Testcodierungsschreibschaltung 15 und zu dem Testregister 16.
Bei Empfang des Aktivierungssignals TESTM aus der Teststeuerschaltung 14 und beim Empfangen eines Registerschreibbefehls WR von der Lese/Schreib-Betriebssteuerschaltung 12 leitet die Testcodierungsschreibschaltung 15 ein Schreibsteuersignal RGT dem Testregister 16 zu. In Reaktion auf das Steuersignal RGT speichert das Testregister 16 die in dem Eingangssignal enthaltenen Daten als eine Testcodierung.
Das Testregister 16 führt der Teststeuerschaltung 14 ein Ausgangssignal TRG entsprechend der gespeicherten Testcodierung zu. Die Teststeuerschaltung 14 decodiert das Ausgangssignal TRG aus dem Testregister 16 und wählt einen Testmodus aus. Die Teststeuerschaltung 14 führt ein Testmodusauswahlsignal (eines der Signale TMRW, TAC und TWLL) der Lese/Schreib-Betriebssteuerschaltung 12 und dem Makro-I/O-Auswahlelementen 17a und 17b zu.
Das Testmodusauswahlsignal TRMW ist ein Signal zum Ausführen eines Datenlesetests für die Speicherzellen durch Einstellen der Spannung des schwebenden bzw. nicht angeschlossenen Gates einer Testreferenzzelle, und das Testmodusauswahlsignal TAC ist ein Signal zum Ausführen eines Tests zur Messung des elektrischen Stromes, der durch die Speicherzellen fließt. Das Testmodusauswahlsignal TWLL ist ein Signal zum Ausführen eines Tests, um den Leckstrom einer Wortleitung zu erfassen.
Die Lese/Schreib-Betriebssteuerschaltung 12 bestimmt die Art des zugeführten Testmodusauswahlsignals und leitet der internen Schaltung 13 ein Signal entsprechend dem Testmodus zu. Das von der Lese/Schreib-Betriebssteuerschaltung 12 an die interne Schaltung 13 gelieferte Signal enthält eine Adresse, Daten und einen Befehl.
Das Makro-I/O-Auswahlelement 17a liefert ein Signal aus der internen Schaltung 13 (etwa von den Speicherzellen ausgelesene Daten oder ein internes Signal) an einen Schalter 21a als ein Ausgangssignal RANAOUT gemäß dem Testmodusauswahlsignal. Das Makro-I/O-Auswahlement 17b liefert ein Eingangssignal RANAIN an die interne Schaltung 13 über einen Schalter 21b gemäß dem Testmodusauswahlssignal.
Die Schalter 21a und 21b sind außerhalb des Makrospeichers 11 vorgesehen und sind mit entsprechenden externen Anschlüssen 22a bzw. 22b verbunden. Die externen Anschlüsse 22a und 22b werden gemeinsam von dem Makrospeicher 11 und dem Logikabschnitt verwendet. D. h., die jeweiligen Verbindungen der externen Anschlüsse 22a und 22b werden zwischen dem Makrospeicher 11 und dem Logikabschnitt durch die Schalter 21a und 21b wahlweise hin- und hergeschaltet.
3 ist eine Speicherzuordnung M für den Makrospeicher 11 der vorliegenden Ausführungsform. Der Adressenraum in der Speicherzuordnung M ist in einen Registerbereich und einen Speicherbereich aufgeteilt. Ein Systemspeicher, der ein nicht-flüchtiger Speicher ist, ist dem Speicherbereich zugeordnet.
Register, die dem Registerbereich angehören, enthalten ein A/D-Wandlerregister zum Speichern eines A/D-Wandlerergebnisses, ein Befehls/Data-Register zum Speichern eines Befehls zum Starten der A/D-Wandlung und eines Wandlerstatus, ein Port- bzw. Anschlussregister zum Benennen eines Portausgangspegels, und ein Leistungsstatusregister zum Kennzeichnen des Zustands einer Versorgungsquelle. Das Testregister 16 zum Speichern einer Testcodierung wird auf den Registerbereich, der für Wartungszwecke verwendet wird, abgebildet.
In der vorliegenden Ausführungsform ist der Registerbereich ein flüchtiger Speicherbereich und ist von dem nicht-flüchtigen Speicherbereich in dem Makrospeicher 11 getrennt. Wenn auf den Registerbereich von außerhalb des Makrospeichers 11 zugegriffen wird, wird ein Eingangssignal, etwa ein Adressen/Daten-Befehlssignal oder dergleichen dem Makrospeicher 11 in der gleichen Weise zugeleitet, als ob auf den Speicherbereich zugegriffen würde. Wenn auf das Testregister 16 zum Schreiben der Testcodierung zugegriffen wird, wird der Testeingangsanschluss 20 aktiviert (es wird ein Testeingangssignal RTE mit hoher Spannung bereitgestellt), und die Adresse/Daten-Befehle werden in gleicher Weise zugeführt, als ob auf den Speicherbereich zugegriffen würde.
Es wird nun der Aufbau jeder Schaltung in dem Makrospeicher 11 detaillierter beschrieben.
Die Teststeuerschaltung 14 gemäß der vorliegenden Ausführungsform umfasst eine Testeintrittserkennungsschaltung 31, die in 4 gezeigt ist, und eine Testmoduswahlschaltung 41, die in 5 gezeigt ist.
Wie in 4 dargestellt ist, besitzt die Testeintrittserkennungsschaltung 31 eine Schaltung zum Erkennen einer hohen Spannung 32 bzw. eine Hochspannungserkennungsschaltung zum Erfassen einer hohen Spannung. Die Hochspannungserkennungsschaltung 32 ist so gestaltet, dass diese mehrere MOS-Transistoren enthält, und es wird ein Ausgangssignal TESTMB durch einen Puffer (genauer gesagt eine Inverterschaltung) 33 invertiert und als ein Testaktivierungssignal TESTM ausgegeben. Die Testeintrittserkennungsschaltung 31 gibt ein hochpegeliges Testaktivierungssignal TESTM aus bzw. gibt dieses Signal mit H-Pegel aus, wenn ein Testeingangssignal RTE mit einer höheren Spannung als die Versorgungsspannung VCC zugeleitet wird, und gibt ein tiefpegeliges Testaktivierungssignal TESTM aus bzw. ein Signal mit Pegel L, wenn ihr das Testeingangssignal RTE nicht zugeleitet ist.
Wie in 6 gezeigt ist, besitzt die Testcodierungsschreibschaltung 15 NAND-Schaltungen 35 und 36 und Inverterschaltungen 37 und 38. Es werden Adressensignale XD0 bis XD2 dem ersten bis dritten Eingangsanschluss der NAND-Schaltung 35 zugeführt, ein Testaktivierungssignal TESTM wird einem vierten Eingangsanschluss der NAND-Schaltung 35 zugeführt, und ein Datenabrufsignal YTPULSE wird einem fünften Eingangsanschluss der NAND-Schaltung 35 zugeleitet.
Ein Registerschreibbefehl WR wird einem ersten Eingangsanschluss der NAND-Schaltung 36 zugeführt, Adressensignale YB0 bis YB2 werden dem zweiten, dritten und vierten Eingangsanschluss der NAND-Schaltung 36 entsprechend zugeführt, und ein Ausgangssignal aus der NAND-Schaltung 35 wird einem fünften Eingangsanschluss der NAND-Schaltung 36 über eine Inverterschaltung 37 zugeleitet. Ein Ausgangssignal der NAND-Schaltung 36 wird über eine Inverterschaltung 38 als ein Steuersignal RGT0 ausgegeben.
In der Testcodierungsschreibschaltung 15 geht das Steuersignal RGT0 auf hohen Pegel über, wenn alle Eingangssignale XD0 bis XD2, TESTM, YTPULSE, WR und XB0 bis XB2 hochpegelig sind, und wenn eines der Eingangssignale einen Pegel L aufweist, geht das Steuersignal RGT0 auf tiefen Pegel über.
7 ist ein Teilschaltbild, wobei das Testregister 16 gezeigt ist. 7 zeigt eine Schaltung zum Speichern eines einzelnen Bits an Daten, und das Testregister 16 besitzt mehrere derartige Schaltungen, wie sie in 7 gezeigt sind, um andere Datenbits zu speichern.
Das Testregister 16 besitzt eine Datenzwischenspeicherschaltung 39, und es werden Schreibdaten WDB0, die über einen NMOS-Transistor DM1 bereitgestellt werden, in der Datenzwischenspeicherschaltung 39 gespeichert. Ein Steuersignal RGT0 aus der Testcodierungsschreibschaltung 15 wird dem Gate des NMOS-Transistors TM1 zugeleitet, und der NMOS-Transistor Tn1 wird mittels eines hohen Pegels des Steuersignals RGT0 eingeschaltet.
Die Datenzwischenspeicherschaltung 39 ist durch eine erste und eine zweite Inverterschaltung 40a und 40b aufgebaut. Jede der Inverterschaltungen 40a und 40b ist mit einem PMOS-Transistor und einem NMOS-Transistor, die in Reihenschaltung zwischen der Versorgungsspannung VCC und der Masse angeschlossen sind, aufgebaut. Der Ausgangsanschluss der ersten Inverterschaltung 40a (Knoten zwischen den Drain-Bereichen des PMOS-Transistors und NMOS-Transistors) ist mit dem Eingangsanschluss der zweiten Inverterschaltung 40b verbunden (Knoten der Gates der jeweiligen Transistoren). Der Ausgangsanschluss der zweiten Inverterschaltung 40b ist mit dem Eingangsanschluss der ersten Inverterschaltung 40a verbunden.
Der Knoten zwischen der Datenzwischenspeicherschaltung 39 und dem NMOS-Transistor Tn1 ist mit der Versorgungsspannung VCC über einem PMOS-Transistor Tp1 verbunden. Ein Testaktivierungssignal TESTM wird dem Gate des PMOS-Transistors Tp1 zugeleitet, so dass der Tp1 durch das Testaktivierungssignal TESTM gesteuert wird.
In dem Testregister 16 wird der PMOS-Transistor Tp1 durch einen hohen Pegel des Testaktivierungssignals TESTM ausgeschaltet. Wenn der NMOS-Transistor Tn1 durch hohen Pegel des Steuersignals RGT0 eingeschaltet wird, werden Schreibdaten WDB0 in der Datenzwischenspeicherschaltung 39 über den Transistor Tn1 zwischengespeichert. Ein Zwischenspeichersignal aus der Datenzwischenspeicherschaltung 39 wird der Teststeuerschaltung 14 als ein Ausgangssignal TRG0 von dem Testregister 16 zugeführt. Das Ausgangssignal TRG0 ist ein Signal eines invertierten Logikpegels in Bezug auf die Schreibdaten WDB0. Genauer gesagt, wenn die Schreibdaten WDB0 einen Pegel L aufweisen, wird das Ausgangssignal TRG0 mit hohem Pegel ausgegeben.
Wenn das Testaktivierungssignal TESTM einen niedrigen Pegel aufweist, ist der PMOS-Transistor Tp1 eingeschaltet und das Steuersignal RGT0 geht auf tiefen Pegel über. Dies schaltet den NMOS-Transistor Tn1 aus. Wenn daher das Testaktivierungssignal TESTM einen Pegel L aufweist, besitzt das Eingangssignal für die Datenzwischenspeicherschaltung 39 immer einen hohen Pegel, und das Ausgangssignal TRG0, das von der Datenzwischenspeicherschaltung 39 ausgegeben wird, geht auf den Pegel L über.
Wie in 5 gezeigt ist, werden die Ausgangssignale TRG0 und TRG1 des Testregisters 16 der Testmodusauswahlschaltung 41 zugeleitet. In der Testmodusauswahlschaltung wird das Signal TRG0 einem der Eingangsanschlüsse einer ersten NAND-Schaltung 42 zugeführt, und das Signal TRG1 wird dem anderen Eingangsanschluss der ersten NAND-Schaltung 42 zugeführt. Ein Ausgangssignal der ersten NAND-Schaltung 42 wird aus der Testmodusauswahlschaltung 42 über eine Inverterschaltung 43 als das Testmodusauswahlsignal TWLL ausgegeben.
Ein Signal TRGB0, das durch Invertieren des Signals TRG0 mittels einer Inverterschaltung 45 gewonnen wird, wird einem der Eingangsanschlüsse einer zweiten NAND-Schaltung 44 zugeführt, und das Signal TRG1 wird dem anderen Eingangsanschluss der zweiten NAND-Schaltung 44 zugeführt. Ein Ausgangssignal der zweiten NAND-Schaltung 44 wird von der Testmodusauswahlschaltung 41 über eine Inverterschaltung 46 als das Testmodusauswahlsignal TAC ausgegeben.
Des weiteren wird das Signal TRG0 einem der Eingangsanschlüsse einer dritten NAND-Schaltung 47 zugeführt, und ein Signal TRGB1, das durch Invertieren des Signals TRG1 mit einer Inverterschaltung 48 erhalten wird, wird dem anderen Eingangsanschluss der dritten NAND-Schaltung 47 zugeführt. Ein Ausgangssignal der dritten NAND-Schaltung wird von der Testmodusauswahlschaltung 41 über eine Inverterschaltung 49 als das Testmodusauswahlsignal TMRW ausgegeben.
Wenn folglich die Signale TRG0 und TRG1 einen hohen Pegel aufweisen, geht das Testmodusauswahlsignal TWLL auf einen hohen Pegel über, und die anderen Auswahlsignale TAC und TRMW gehen auf einen tiefen Pegel. Wenn das Signal TRG0 einen tiefen Pegel aufweist und das Signal TRG1 einen hohen Pegel aufweist, geht das Testmodusauswahlsignal TAC auf hohen Pegel über und die anderen Auswahlsignale TWLL und TRMW gehen auf tiefen Pegel. Wenn ferner das Signal TRG0 einen hohen Pegel aufweist und das Signal TRG1 einen tiefen Pegel besitzt, geht das Testmodusauswahlsignal TMRW auf hohen Pegel über und die anderen Auswahlsignal TWLL und TAC gehen auf tiefen Pegel.
Wie in 8 gezeigt ist, werden die Testmodusauswahlsignale TAC, TMRW und TWLL dem Makro-I/O-Auswahlelement 17 (17a und 17b) zugeführt. Das Makro-I/O-Auswahlelement 17 besitzt vier analoge Schalter 51 bis 54, so dass einer der analogen Schalter 51 bis 54 auf der Grundlage der Auswahlsignale TAC, TMRW und TWLL eingeschaltet wird. Somit wird eines von mehreren internen Signalen (Signale, die von der internen Schaltung 13 nach außerhalb des Makrospreichers 11 ausgegeben werden) und von externen Signalen (Signale, die von außerhalb des Makrospeichers 11 in die interne Schaltung 13 eingespeist werden) ausgewählt.
9 zeigt eine spezielle Schaltungskonfiguration des analogen Schalters 51. Der analoge Schalter 51 besitzt ein Transfergatter 60, das durch einen NMOS-Transistor und einen PMOS-Transistor aufgebaut ist, und weist ferner Inverterschaltungen 61 und 62 auf. Das Testmodusauswahlsignal TAC wird dem Gate des PMOS-Transistors des Transfergatters 60 über eine Inverterschaltung 61 und ferner dem Gate des NMOS-Transistors des Transfergatters 60 über die Inverterschaltung 61 und die Inverterschaltung 62 zugeführt.
Wenn folglich das Testmodusauswahlsignal TAC einen hohen Pegel aufweist, wird das Transfergatter 60 eingeschaltet (der analoge Schalter 51 ist eingeschaltet). Somit wird ein Signal in einem Datenbus RDB (Wert des Stromes, der durch den Datenbus fließt) an die Schaltungsumgebung des Makrospeichers 11 als ein Ausgangssignal RANAOUT ausgeben. Somit wird ein Test ausgeführt, um den durch die Speicherzellen fließenden Strom zu messen.
Die anderen analogen Schalter 52 bis 54 besitzen den gleichen Schaltungsaufbau wie der analoge Schalter 51, der in 9 gezeigt ist. D. h., wenn das Testmodusauswahlsignal TMRW einen hohen Pegel aufweist, wird der Analogschalter 52 eingeschaltet. Dies liefert ein Eingangssignal RANAIN von außerhalb des Makrospeichers 11 zu der internen Schaltung 13 als ein Einstellsignal zum Einstellen der Spannung an dem schwebenden Gate einer Testreferenzzelle.
Wenn das Testmodusauswahlsignal TWLL einen hohen Pegel besitzt, wird der analoge Schalter 53 eingeschaltet. Dadurch wird ein Oszillatorsignal OSC eines Oszillators in der internen Schaltung 13 auf den Makrospeicher 11 als ein Ausgangssignal RANAOUT ausgegeben.
Ein Steuersignal zum Einschalten des analogen Schalters 54 wird von einer NOR-Schaltung 56, einer NAND-Schaltung 57 und einer Inverterschaltung 58 erzeugt. Insbesondere werden die Testmodusauswahlsignale TAC, TMRW und TWLL dem ersten, zweiten und dritten Eingangsanschluss der NOR-Schaltung 56 zugeleitet. Ein Ausgangssignal der NOR-Schaltung 56 wird einem ersten Eingangsanschluss der NAND-Schaltung 57 zugeführt, während ein Testaktivierungssignal TESTM einem zweiten Eingangsanschluss der NAND-Schaltung 57 zugeleitet ist. Ein Ausgangssignal der NAND-Schaltung 57 wird mittels der Inverterschaltung 58 invertiert und als ein Steuersignal für den analogen Schalter 54 bereitgestellt.
Wenn folglich alle Testmodusauswahlsignale TAC, TMRW und TWLL einen tiefen Pegel aufweisen und das Testaktivierungssignal TESTM einen hohen Pegel aufweist, wird der analoge Schalter 54 eingeschaltet. Dadurch wird ein Referenzstrom ISREF, der zu einem Fühlerverstärker in der internen Schaltung 13 von dem Makrospeicher 11 als ein Ausgangssignal RANAOUT ausgegeben wird, erzeugt.
In dem Makro-I/O-Auswahlelement 17 wird das Testaktivierungssignal TESTM den Gates von NMOS-Transistoren Tn11 und Tn12 über eine Inverterschaltung 59 zugeführt. Wenn das Testaktivierungssignal TESTM einen tiefen Pegel aufweist, wird der Transistor Tn11 eingeschaltet, um das Eingangssignal RANAIN auf Masse zu legen, und der Transistor Tn12 wird eingeschaltet, um das Ausgangssignal RANAOUT auf Masse zu legen.
Ein Testverfahren für den Makrospeicher 11 umfasst die folgenden Schritte 1 bis 3.
Im ersten Schritt liefert eine Testvorrichtung, die in den Zeichnungen nicht gezeigt ist, ein Testeingangssignal mit hoher Spannung RTE an den Testeingangsanschluss 20. Das Testeingangssignal RTE wird der Teststeuerschaltung 14 in dem Makrospeicher 11 zugeleitet. Wenn das Einspeisen des Testeingangssignals RTE mit hoher Spannung in der Testeintrittserkennungsschaltung 31 erkannt wird, liefert die Teststeuerschaltung 14 ein Testaktivierungssignal TESTM an die Testcodierungsschreibschaltung 15 und das Testregister 16. Das Testaktivierungssignal TESTM ermöglicht das Schreiben einer Testcodierung in das Testregister 16.
Im zweiten Schritt wird die Testcodierung in das Testregister 16 durch die Schreiboperation der Lese/Schreib-Betriebssteuerschaltung 12 geschrieben. In diesem Zustand ist das Testregister 16, in das die Testcodierung zu schreiben ist, auf der Grundlage einer Adresse festgelegt, die in dem Eingangssignal aus dem Logikabschnitt enthalten ist, und die in dem Eingangssignal enthaltenen Daten werden in dem Testregister 16 als die Testcodierung gespeichert.
Im dritten Schritt werden die Ausgangssignale TRG0 und TRG1 des Testregisters 16 durch die Testmodusauswahlschaltung 41 der Teststeuerschaltung 14 decodiert, um damit einen Testmodus auszuwählen. Die Teststeuerschaltung 14 gibt Auswahlsignale TAC, TMRW und TWLL gemäß dem ausgewählten Testmodus aus. Auf der Grundlage dieser Auswahlsignale wählen die Makro-I/O-Auswahleinheiten 17a und 17b eines der mehreren Signale aus. Ferner sind die Makro-I/O-Auswahlelemente 17a und 17b mit den externen Anschlüssen 22a und 22b entsprechend durch die Schalter 21a und 21b verbunden, um einen gewünschten Leistungstest an dem Makrospeicher 11 auszuführen.
Während des Prüfens wird auf den Makrospeicher 11 zugegriffen, wenn ein Eingangssignal (Adressen/Daten/Befehl) in geeigneter Weise aus dem Logikabschnitt zugeführt wird. Insbesondere werden eine Adresse und Daten entsprechend dem Befehl bereitgestellt und ein gewünschtes internes Signal (mit Lesedaten) wird von der internen Schaltung 13 über das Makro-I/O-Auswahlelement 17 ausgegeben.
Das Halbleiterbauelement der vorliegenden Ausführungsform besitzt die folgenden Vorteile.

(1) Das Testregister 16 ist in dem Registerbereich des Makrospeichers 11 vorgesehen, und eine Testcodierung wird in das Testregister 16 in der gleichen Weise geschrieben, wie wenn auf andere Registerbereiche zugegriffen wird. D. h., die zum Zuführen von Adressen/Daten/Befehlen zu dem Makrospeicher 11 von dem Logikabschnitt verwendete Schnittstelle zum Schreiben in das Testregister 16 ist die gleiche, wie sie auch verwendet wird, um auf andere Register zuzugreifen. In diesem Falle ist die Verarbeitungszeit zum Schreiben einer Testcodierung in das Testregister 16 kurz. Folglich wird die Prüfzeit für den Makrospeicher 11 mittels einer einfachen Konfiguration verkürzt, und eine Vergrößerung der Schaltungsfläche, die zum Ausführen des Test eingesetzt wird, wird verhindert.
(2) In dem Makrospeicher 11 ist die Testmodusauswahlschaltung 41 zum Decodieren der Ausgangssignale (Registersignale) TRG0 und TRG1 des Testregisters 16 vorgesehen, und die Testmodusauswahlsignale TRM, TAC und TWLL gemäß der Testcodierung des Testregisters 16 werden von der Testmodusauswahlschaltung 41 ausgegeben. Entsprechend einer derartigen Konfiguration muss der Logikabschnitt nicht über zusätzliche Funktionen zum Decodieren eines Testbefehls oder dergleichen aufweisen, um den Makrospeicher 11 zu testen, und es ist eine Prozesssequenz auf Grund des Erzeugens eines neuen Befehls erforderlich. Insbesondere kann die Notwendigkeit zum Hinzufügen eines neuen Befehls zum Testen vermieden werden, indem ein Lesebefehl für einen Test verwendet wird, in welchem Daten auszugeben sind, und indem ein Schreibbefehl für einen Test verwendet wird, in welchem Daten einzuspeisen sind.
(3) Die Marko-I/O-Auswahlelemente 17a und 17b sind vorgesehen, um eines von mehreren internen Signalen auf der Grundlage der Testmodusauswahlsignale TAC, TRMW und TWLL, die von der Testmodusauswahlschaltung 41 ausgegeben werden, auszuwählen und auszugeben. Die Schalter 21a, 21b sind außerhalb des Makrospeichers 11 vorgesehen, um ein Signal aus dem Makrospeicher 11 oder ein Signal aus dem Logikabschnitt auszuwählen. Durch Bereitstellen der Makro-I/O-Auswahlelemente 17a und 17b und der Schalter 21a und 21b ist das Einspeisen und Ausgeben von Signalen, die zum Prüfen des Makrospeichers 11 erforderlich sind, über die externen Anschlüsse 22a und 22b möglich. Die externen Anschlüsse 22a und 22b werden gemeinsam von dem Logikabschnitt und dem Makrospeicher 11 verwendet. Daher kann die Anzahl der externen Anschlüsse 22, die zum Prüfen erforderlich sind, gering gehalten werden
(4) Das Testeingangssignal RTE besitzt eine höhere Spannung als eine Betriebsspannung des Makrospeichers 11, und wenn die Testeintrittserkennungsschaltung 31 des Makrospeichers 11 erkennt, dass das Testeingangssignal RTE bereitgestellt wird, wird das Testaktivierungssignal TESTM der Testcodierungsschreibschaltung 15 und dem Testregister 16 zugeführt. Das Testaktivierungssignal TESTM ermöglicht das Schreiben einer Testcodierung in das Testregister 16. Dies stellt sicher, dass ein irrtümliches Schreiben in das Testregister 16 verhindert wird.

Die obigen Ausführungsformen können wie folgt modifiziert werden.
Die Testeintrittserkennungsschaltung 31 kann außerhalb des Makrospeichers 11 angeordnet werden. In diesem Falle wird das Testaktivierungssignal TESTM der Testeintrittserkennungsschaltung 31 den Schaltungen 15 und 16 des Makrospeichers 11 zugeführt.
Daten, die in dem Testregister 16 gespeichert sind, können direkt als ein Testmodusauswahlsignal ausgegeben werden, ohne dass diese Bit für Bit decodiert werden. Jedoch ist es aus praktischer Sicht wünschenswert, die Testcodierung so wie in der Ausführungsform zu decodieren, da mehrere Arten an Testmodi in dem Testregister 16 gespeichert werden können, das einen begrenzten Speicherbereich darstellt.
Die Testcodierung kann in einem nicht-flüchtigen Speicherbereich abgelegt werden. In diesem Falle wird die Testcodierung beibehalten, selbst wenn die Spannungsversorgung abgeschaltet wird. Daher wird in einem Testmodus, in welchem das Abschalten der Versorgungsspannung erforderlich ist, die Prüfzeit verkürzt, da die Testcodierung nicht erneut geschrieben werden muss.

Claims

Halbleiterbauelement mit einem Testmodus, wobei das Halbleiterbauelement darauf ausgebildet einen Logikabschnitt und einen Speicherabschnitt (11) aufweist, und wobei sich das Halbleiterbauelement dadurch auszeichnet, dass der Speicherabschnitt umfasst: eine Betriebssteuerschaltung (12) zum Empfangen eines Eingangssignals von dem Logikabschnitt mit einer Adresse, Daten und einem Befehl, und zum Ausführen einer Lese/Schreib-Operation an den Daten gemäß dem Eingangssignal; eine Testspeicherschaltung (16), die mit der Betriebssteuerschaltung (12) verbunden und in einem Speicherbereich des Speicherabschnitts (11) vorgesehen ist, der durch die Adresse auswählbar ist, um Daten zu speichern, um den Testmodus auszuwählen (TMRW, TAC, TWLL); und eine Schreibschaltung (15), die mit der Betriebssteuerschaltung (12) und der Testspeicherschaltung (16) verbunden ist, um ein Steuersignal zu erzeugen und das Schreiben von Daten in die Testspeicherschaltung (16) in Reaktion auf einen Schreibbefehl, der von der Betriebssteuerschaltung (12) bereitgestellt wird, gemäß dem Eingangssignal zu aktivieren.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass: der Speicherabschnitt (11) einen Registerbereich und einen Speicherbereich aufweist; die Betriebssteuerschaltung (12) auf den Registerbereich und den Speicherbereich des Speicherabschnitts gemäß dem Eingangssignal zugreift; und die Testspeicherschaltung ein Testregister (16) ist, das in dem Registerbereich vorgesehen ist, und eine codierte Testkodierung (TRG) zum Auswählen des Testmodus (TMRW, TAC, TWLL) speichert.
Halbleiterbauelement nach Anspruch 2, das ferner gekennzeichnet ist durch eine Teststeuerschaltung (14), die mit dem Testregister (16) verbunden ist, um ein Testmodus auswahlsignal (TMRW, TAC, TWLL) zu erzeugen, indem die Testkodierung (TRG) des Testregisters (16) dekodiert wird.
Halbleiterbauelement nach Anspruch 3, das ferner gekennzeichnet ist durch eine Eingabe/Ausgabe-Auswahleinrichtung (17a, 17b), die mit der Teststeuerschaltung (14) verbunden ist, um eines von mehreren internen Signalen entsprechend dem Testmodusauswahlsignal (TMRW, TAC, TWLL) auszuwählen.
Halbleiterbauelement nach Anspruch 4, das ferner gekennzeichnet ist durch eine Schalter (21a, 21b), die mit der Eingabe/Ausgabe-Auswahleinrichtung (17a, 17b) verbunden ist, um das von der Auswahleinrichtung ausgewählte Signal oder das Signal des Logikabschnitts auszuwählen, wobei die Eingabe/Ausgabe-Auswahleinrichtung mit einem externen Anschluss (22a, 22b) über den Schalter verbunden ist.
Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die Teststeuerschaltung (14) ein Testeingangssignal (RTE) von einem Testeingangsanschluss (20), der außerhalb des Speicherabschnitts angeordnet ist, empfängt.
Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass: das Testeingangssignal (RTE) eine höhere Spannung als eine Betriebsspannung des Speicherabschnitts aufweist; und die Teststeuerschaltung (14) eine Erfassungsschaltung (31) zum Erfassen eines Hochspannungstesteingangssignals umfasst.
Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Erfassungsschaltung (31) ein Testaktivierungssignal (TESTM) erzeugt, wenn das Testeingangssignal (RTE) erfasst wird, und das Testaktivierungssignal dem Testregister (16) zuführt.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass: der Speicherabschnitt (13) einen nicht-flüchtigen Speicherbereich aufweist; die Betriebssteuerschaltung (12) auf den nicht-flüchtigen Speicherbereich des Speicherabschnitts (13) gemäß dem Eingangssignal zugreift; und die Testspeicherschaltung (16) in dem nicht-flüchtigen Speicherbereich angeordnet ist.
Halbleiterbauelement nach Anspruch 2, wobei das Bauelement ein Einzelchiphalbleiterbauelement mit einem Makrospeicher ist, der darauf ausgebildet ist.
Testverfahren für ein Halbleiterbauelement mit einem Logikabschnitt und einem Speicherabschnitt (11), die zusammen darin ausgebildet sind, wobei der Speicherabschnitt eine Betriebssteuerschaltung (12) aufweist zum Empfangen eines Eingangssignals, das eine Adresse, Daten und einen Befehl enthält, von dem Logikabschnitt und zum Ausführen einer Lese/Schreib-Operation an den Daten, wobei das Testverfahren gekennzeichnet ist durch; einen ersten Schritt zum Zuführen eines Testbeginnsignals (RTE) über einen Testeingangsanschluss (20) zu dem Speicherabschnitt (11); einem zweiten Schritt zum Schreiben der Daten in ein Testregister (16), das in einem Speicherbereich angeordnet ist, der durch die Adresse auswählbar ist, gemäß der Schreiboperation der Betriebssteuerschaltung (12); und einen dritten Schritt zum Auswählen eines Testmodus (TMRW, TAC, TWLL), um den Speicherabschnitt entsprechend den in das Testregister geschriebene Daten zu prüfen.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass: das Testbeginnsignal (RTE) eine höhere Spannung als eine Betriebsspannung des Speicherabschnitts (11) besitzt; und der erste Schritt das Erfassen eines Hochspannungstestbeginnsignals umfasst.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass: die in das Testregister geschriebenen Daten eine kodierte Testkodierung (TRGG) in dem zweiten Schritt ist; und der dritte Schritt das Dekodieren der kodierten Testkodierung umfasst.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Schritt das Empfangen der Adresse zum Zuweisen des Testregisters (16) aufweist.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Schritt Empfangen der Daten umfasst, die in dem Testregister (16) zu speichern sind.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Schritt umfasst: Erzeugen eines Steuersignals zum Aktivieren des Schreibens von Daten in das Testregister (16) in Reaktion auf einen Schreibbefehl, der von der Betriebssteuerschaltung bereitgestellt wird, und Zuführen des Steuersignals zu, dem Testregister.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, der dritte Schritt Empfangen eines Schreibbefehls oder eines Lesebefehls für das Zugreifen auf den Speicherabschnitt (11) umfasst.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass der dritte Schritt Empfangen einer Adresse und Daten zum Zugreifen auf den Speicherabschnitt (11) umfasst.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass der dritte Schritt umfasst: Auswählen eines von mehreren internen Signalen entsprechend den in das Testregister (16) geschriebenen Daten.
Testverfahren für ein Halbleiterbauelement nach Anspruch 19, dadurch gekennzeichnet, dass der dritte Schritt umfasst: Auswählen eines der ausgewählten internen Signale oder eines Signals, das von dem Logikabschnitt bereitgestellt wird.
Testverfahren für ein Halbleiterbauelement nach Anspruch 11, wobei der zweite Schritt Zuordnen des Testregisters zu der Adresse entsprechend dem Testbeginnsignal umfasst; und wobei der dritte Schritt umfasst: Schreiben von Daten für das Auswählen des Testmodus in das Testregister entsprechend dem Testbeginnsignal.