DE102005045664A1 - Integrierte Schaltung, Halbleiterspeicherbauelement und Betriebsverfahren - Google Patents

Integrierte Schaltung, Halbleiterspeicherbauelement und Betriebsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf eine integrierte Schaltung mit einem ersten und einem zweiten Chip (100) und einer gemeinsamen Eingabe-/Ausgabekontaktstelle (11), die elektrisch mit dem ersten und zweiten Chip (100) gekoppelt ist, sowie auf ein Halbleiterspeicherbauelement und Betriebsverfahren für eine integrierte Schaltung und für ein Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß umfasst der erste und/oder der zweite Chip einen Spannungsgenerator (130) für hohe Spannung, welcher ausgeführt ist, um über die gemeinsame Eingabe-/Ausgabekontaktstelle eine Eingabespannung (/WE) zu empfangen und in Reaktion auf ein Testmodussignal (TM) während eines Testmodus eine Testspannung (VTWL) zu erzeugen, deren Pegel höher als der Pegel der Eingabespannung ist. DOLLAR A Verwendung z. B. für Mehrchippackungen mit Halbleiterspeicherchips.

Description

  • Die Erfindung betrifft eine integrierte Schaltung, ein Halbleiterspeicherbauelement und Betriebsverfahren für eine integrierte Schaltung und für ein Halbleiterspeicherbauelement.
  • Der Entwurf und die Herstellung von Halbleiterbauelementen verfolgen viele Ziele, einschließlich der Entwicklung eines hoch integrierten, kostengünstigen und miniaturisierten Produktes mit hoher Leistungsfähigkeit. Derzeit werden Halbleiterbauelemente mit ungefähr 18μm oder weniger in Serie produziert und dieser Prozess umfasst allgemein bekannte Integrationsniveaus. Um die Gesamtgröße und die Kosten von Halbleiterbauelementen weiter zu reduzieren, können zwei oder mehr Chips zur Verwendung in Computern oder anderen Geräten zusammen gepackt werden. Eine Multichip-Packungstechnik kann beispielsweise verwendet werden, um Chips, wie Prozessoren und Speicherchips oder Logikchips und Speicherchips, welche beispielsweise DRAMs, Flashspeicher usw. umfassen, in einer einzigen Packung zu integrieren. Da durch können die Kosten und die Gesamtgröße dieser Halbleiterbauelemente oder Chips reduziert werden.
  • Zudem können Speicherchips in Form von Einzelchips oder Bauelementen, welche typischerweise in Einzelpackungen angeboten werden, zu Mehrchippackungen kombiniert werden, wodurch die Gesamtspeicherkapazität der Speicherchips erhöht wird. In diesen Mehrchippackungen, können enthaltende Speicherchips so ausgeführt sein, dass externe Anschlüsse, wie Adressenanschlüsse, Steueranschlüsse, Datenanschlüsse usw., gemeinsam genutzt werden. Wenn verschiedene Chiptypen in einer einzelnen Packung kombiniert werden, kann es schwierig sein, die Chips zu testen.
    •
  • Es ist Aufgabe der Erfindung, eine integrierte Schaltung und ein Halbleiterspeicherbauelement, welche mehrere Chips umfassen, sowie Betriebsverfahren hierfür zur Verfügung zu stellen, welche in vorteilhafter Weise ein Testen der einzelnen Chips ermöglichen.
  • Die Erfindung löst diese Aufgabe durch eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 1, durch ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 11 oder 15, durch ein Betriebsverfahren für eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 18 und durch ein Betriebsverfahren für ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 23 oder 26.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
  • 1 ein schematisches Blockdiagramm einer ertindungsgemäßen Mehrchippackung,
  • 2 ein schematisches Blockdiagramm eines erfindungsgemäßen Halbleiterchips in der Mehrchippackung und
  • 3 ein Zeitablaufdiagramm zur Darstellung der Funktionsweise eines erfindungsgemäßen Halbleiterbauelements während eines Überprüfungsmodus.
  • Wenn in der nachstehenden Beschreibung angegeben wird, dass ein Element mit einem anderen Element „verbunden" oder „gekoppelt" ist, kann das Element direkt oder über Zwischenelemente mit dem anderen Element gekoppelt sein. Im Gegensatz dazu beschreiben die Ausdrücke „direkt verbunden" und „direkt gekoppelt" jeweils Zustände, bei welchen ein Element ohne Zwischenelemente mit einem anderen Element verbunden bzw. gekoppelt ist. In den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten, welche gleiche bzw. analoge Funktionen ausführen.
  • Halbleiterbauelemente, wie Flashspeicherbauelemente, können während eines Herstellungsprozesses geschädigt werden. Eine oder mehrere Speicherzellen des Flashspeicherbauelements können beispielsweise unterprogrammiert sein. Ein wiederholter Programmier-/Löschvorgang dieser unterprogrammierten Zellen kann dazu führen, dass ein Schwellwertspannungsprofil in einem oder mehreren Bereichen niedriger als eine Referenzspannung von beispielsweise 4,5V ist. Diese Schwellwertspannung wird als ein Punkt verwendet, an welchem die Speicherzelle an- und/oder abschaltet. Daher kann, wenn die Schwellwertspannung nicht genau ist, die Zelle angeschaltet werden, wenn sie eigentlich abgeschaltet sein soll oder umgekehrt.
  • Ein Testvorgang in Bezug auf das Schwellwertspannungsprofil kann im Flashspeicherbauelement auf Waferlevel, d.h. Waferebene, erfolgen, um zu bestimmen, ob eine oder mehrere Zellen unterprogrammiert sind. Erfindungsgemäße Flashspeicherbauelemente können in Mehrchippackungen enthalten sein und der Testvorgang in Bezug auf das Schwellwertspannungsprofil kann nochmals durchgeführt werden, wenn das Speicherbauelement gepackt ist.
  • Während eines Testmodus kann eine in Bezug auf die Versorgungsspannung von z.B. 4,5V höhere Spannung von z.B. 6V über eine Eingabe-/Ausgabekontaktstelle oder einen externen Anschluss an eine Wortleitung des Flashspeicherbauelements angelegt werden. Wird dieser Anschluss oder diese Eingabe-/Ausgabekontaktstelle mit einem anderen Chip gemeinsam genutzt, welcher für einen Niedrigspannungsbetrieb ausgelegt ist, dann kann der für einen Niedrigspannungsbetrieb ausgelegte Chip während des Tests geschädigt werden, wenn keine Gegenmaßnahmen ergriffen werden. So kann beispielsweise eine Gateoxidschicht des für einen Niedrigspannungsbetrieb ausgelegten Chips durch Anlegen der höheren Spannung am geteilten, d.h. gemeinsam genutzten Anschluss geschädigt werden.
  • Wie nachfolgend unter Bezugnahme auf die 1 bis 3 beschrieben wird, können erfindungsgemäße Halbleiterspeicherbauelemente einen Spannungsgenerator für hohe Spannung umfassen, welcher eine Eingabespannung mit einer normalen Spannung von einer gemeinsamen Eingabe-/Ausgabekontaktstelle empfängt und eine Testspannung von ungefähr 4,5 bis 6V erzeugt, so dass ein für einen Niedrigspannungsbetrieb ausgelegter Halbleiterchip während des Testmodus von der höheren Spannung abgeschirmt ist. In anderen Worten ausgedrückt, die normale Spannung, d.h. eine Spannung, welche den für einen Niedrigspannungsbetrieb ausgelegten Halbleiterchip nicht schädigt, kann an die gemeinsame Eingabe-/Ausgabekontaktstelle angelegt werden und eine interne Schaltung des Speicherbauelements kann die normale Spannung auf eine höhere Spannung anheben. Dadurch kommt das für einen Niedrigspannungsbetrieb ausgelegte Halbleiterbauelement nicht mit der höheren Spannung in Berührung, wie oben ausgeführt.
  • 1 zeigt schematisch eine erfindungsgemäße Mehrchippackung 10, die wenigstens zwei Halbleiterchips 100 und 200 umfasst. Der erste Halbleiterchip 100 kann beispielsweise ein Speicherbauelement, wie ein Flashspeicherbauelement, sein und der zweite Halbleiterchip 200 kann beispielsweise ein für einen Niedrigspannungsbetrieb ausgelegtes Bauelement sein. Obwohl bei der dargestellten Konfiguration eine Mehrchippackung mit zwei Chips beschrieben wird, sind die erfindungsgemäßen Ausführungsformen nicht auf diese Konfiguration begrenzt. So können gemäß der Erfindung auch mehr als zwei Halbleiterchips in einer Packung enthalten sein.
  • Wie weiter aus 1 ersichtlich ist, sind der erste und zweite Halbleiterchip 100 und 200 elektrisch mit einer ersten bis dritten Eingabe-/Ausgabekontaktstelle 11, 12, 13 gekoppelt, so dass ermöglicht wird, dass der erste und zweite Halbleiterchip 100 und 200 mit anderen Bauelementen außerhalb der Mehrchippackung 10 kommunizieren. Die erste Eingabe-/Ausgabekontaktstelle 11 ist eine gemeinsame Eingabe-/Ausgabekontaktstelle, welche sich der erste und zweite Halbleiterchip 100 und 200 teilen. Wie weiter ersichtlich ist, sind die zweite und dritte Kontaktstelle 12, 13 im gezeigten Beispiel dem zweiten Halbleiterchip 200 zugeordnet.
  • Obwohl sich in 1 der erste und zweite Halbleiterchip 100 und 200 die Kontaktstelle 11 teilen, sind die erfindungsgemäßen Ausführungsformen nicht auf diese Konfiguration begrenzt. So können sich der erste und zweite Halbleiterchip 100 und 200 erfindungsgemäß auch zwei oder mehr Eingabe-/Ausgabekontaktstellen teilen. Analog gilt, dass, obwohl bei der in 1 dargestellten Ausführungsform der erste Halbleiterchip 100 keine ungeteilten Eingabe-/Ausgabekontaktstellen aufweist und der zweite Halbleiterchip 200 zwei ungeteilte Eingabe-/Ausgabekontaktstellen aufweist, die erfindungsgemäßen Ausführungsformen nicht auf diese Konfiguration begrenzt sind. So kann der erste Halbleiterchip 100 beispielsweise eine oder mehr ungeteilte Eingabe-/Ausgabekontaktstellen aufweisen und/oder der zweite Halbleiterchip 200 kann keine, nur eine oder drei und mehr ungeteilte Eingabe-/Ausgabekontaktstellen aufweisen.
  • 2 zeigt im Blockdiagramm eine mögliche Realisierung des erfindungsgemäßen Halbleiterchips 100, beispielsweise eines Flashspeicherbauelements. Die in 2 dargestellten Elemente des ersten Halbleiterchips 100 sind beispielhaft zu verstehen und der erste Halbleiterchip 100 kann in anderen Ausführungsformen der Erfindung auch andere statt der gezeigten Elemente umfassen. Insbesondere zeigt 2 Elemente, welche verwendet werden, um ein Schwellwertspannungsprofil einer Speicherzelle MC durch Anlegen einer hohen Spannung an eine Wortleitung zu testen, d.h. zu überprüfen.
  • Wie aus 2 ersichtlich ist, umfasst das gezeigte Flashspeicherbauelement 100 die Speicherzelle MC, einen Zeilendecoder 110, eine Wortleitungsversorgungsschaltung mit einem Wortleitungstreiber 120 und einer ersten und zweiten Umschaltschaltung 160 und 170, einen Spannungsgenerator 130 für hohe Spannung, einen Spannungsgenerator 140, eine Steuerschaltung 150 und einen Abtastverstärker 180. Die Speicherzelle MC ist elektrisch mit einer Wortleitung WL und einer Bitleitung BL gekoppelt.
  • Der Zeilendecoder 110 ist ausgeführt, um eine Zeilenadresse zu decodieren, welche über nicht dargestellte, mit einer externen Schaltung oder einem externen Bauelement gekoppelte Eingabe-/Ausgabekontaktstellen eingegeben wird. Der Wortleitungstreiber 120 ist ausgeführt, um die mit der Zeilenadresse korrespondierende Wortleitung WL auf eine Wortleitungstreiberspannung VWL zu treiben. Der Abtastverstärker 180 ist ausgeführt, um unter Verwendung der Bitleitung BL in der Speicherzelle MC gespeicherte Daten abzutasten und/oder zu verstärken.
  • Die Steuerschaltung 150 ist ausgeführt, um ein Testmodussignal TM in Reaktion auf einen Befehl auszugeben, der über nicht dargestellte Eingabe-/Ausgabekontaktstellen eingegeben wird, die mit einer externen Schaltung oder einem externen Bauelement gekoppelt sind. In einigen erfindungsgemäßen Ausführungsformen ist das Testmodussignal TM während des Testmodus auf einem hohen logischen Pegel und während eines Normalmodus auf einem niedrigen logischen Pegel. In einigen erfindungsgemäßen Ausführungsformen sind der Testmodus und der Normalmodus wechselseitige Betriebsmodi. Wie aus 2 ersichtlich ist, kann das Testmodussignal TM an den Spannungsgenerator 130 für hohe Spannung und die erste und zweite Umschaltschaltung 160 und 170 angelegt werden.
  • Der Spannungsgenerator 130 für hohe Spannung ist ausgeführt, um in Reaktion auf ein Normalspannungssignal/WE, welches an die Eingabe-/Ausgabekontaktstelle 11 angelegt wird, eine Testwortleitungstreiberspannung VTWL (Testspannung) mit einem höheren Spannungswert als die Versorgungsspannung zu erzeugen. Die Testspannung VTWL kann z.B. zwischen ungefähr 4,5V bis ungefähr 6V liegen und einen Spannungspegel aufweisen, welcher geeignet ist, um zu detektieren, ob die Speicherzelle MC normal programmiert ist oder nicht. Der Spannungsgenerator 130 für hohe Spannung kann ausgeführt sein, um den Pegel der Testspannung VTWL gemäß einer Variation des normalen Spannungssignals/WE zu variieren, welches an die Eingabe-/Ausgabekontaktstelle 11 angelegt wird. Daraus resultiert, dass eine Spannung zum Treiben der Wortleitung verändert werden kann, so dass es möglich ist, das Schwellwertspannungsprofil der Speicherzelle MC zu detektieren.
  • Der Spannungsgenerator 140 ist ausgeführt, um verschiedene Spannungen zu erzeugen, welche für einen Betrieb des Flashspeicherbauelements 100 während des Normalmodus verwendet werden. Die normale Spannung VNWL, welche vom Spannungsgenerator 140 erzeugt wird, kann dem Wortleitungstreiber 120 über die zweite Umschaltschaltung 170 als Wortleitungstreiberspannung VWL zur Verfügung gestellt werden.
  • Gemäß einigen erfindungsgemäßen Ausführungsformen können die erste und zweite Umschaltschaltung 160 und 170 jeweils als Übertragungsgatter ausgeführt sein, beispielsweise mit einem NMOS-Transistor bzw. einem PMOS-Transistor. Ist das Testmodussignal TM während des Testmodus beispielsweise auf einem hohen logischen Pegel, dann wird über den Schalter 160 die Testspannung VTWL vom Spannungsgenerator 130 für hohe Spannung dem Wortleitungstreiber 120 als Wortleitungstreiberspannung VWL zur Verfügung gestellt. Wenn hingegen das Testmodussignal TM während eines Normalmodus auf einem niedrigen logischen Pegel ist, wird über den Schalter 170 die Normalspannung VNWL vom Spannungsgenerator 140 dem Wortleitungstreiber 120 als Treiberspannung VWL zur Verfügung gestellt.
  • Während bei den bisher beschriebenen erfindungsgemäßen Ausführungsformen die erste und zweite Umschaltschaltung 160 und 170 jeweils als Übertragungsgatter ausgeführt sind, sind die erfindungsgemäßen Ausführungsformen nicht auf diese Konfiguration begrenzt. So können im Rahmen der Erfindung auch andere Schaltungen oder Kombinationen zum Umschalten zwischen dem Spannungsgenerator 130 für hohe Spannung und dem Spannungsgenerator 140 verwendet werden.
  • Durch das Anlegen einer Normalspannung von beispielsweise von 4,5V an die gemeinsame Eingabe-/Ausgabekontaktstelle 11 und die Erzeugung einer höheren Spannung, beispielsweise zwischen 4,5V und 6V, im ersten Halbleiterchip 100 wird der zweite Halbleiterchip 200 aus 1 von der höheren Spannung abgeschirmt. Durch die Abschirmung des zweiten Halbleiterchips 200 vor der höheren Spannung kann, wenn der zweite Halbleiterchip 200 ein Bauelement ist, welches für einen Niedrigspannungsbetrieb ausgelegt ist, die Wahrscheinlichkeit reduziert werden, dass der zweite Halbleiterchip 200 durch die höhere Spannung geschädigt wird.
  • Unter Bezugnahme auf 3 wird ein Zeitablaufdiagramm zur Darstellung der Funktionsweise eines erfindungsgemäßen Halbleiterbauelements während eines Testmodus beschrieben. Wie dargestellt, werden auf einer Eingabe-/Ausgabeleitung I/Ox Befehle 20h und 00h über Eingabe-/Ausgabekontaktstellen eingegeben. Die Steuerschaltung 150 ist so konfiguriert, dass sie in Reaktion darauf das Testmodussignal TM auf einen hohen Pegel wechselt. Der Spannungsgenerator 130 für hohe Spannung erhöht das Normalspannungssignal/WE von z.B. 4,5V, welches über die gemeinsame Eingabe-/Ausgabekontaktstelle 11 eingegeben wird, um die Testspannung VTWL mit einem Pegel zwischen ungefähr 4,5V und ungefähr 6V zu erzeugen, wenn das Testmodussignal TM während des Testmodus auf einem hohen logischen Pegel ist. Der Zeilendecoder 110 ist ausgeführt, um eine Serie von Adressen A0, A1, A2 und A3 sequentiell zu decodieren, wie auf der Eingabe-/Ausgabeleitung I/Ox dargestellt ist. Des Weiteren ist der Zeilendecoder 110 ausgeführt, um die Wortleitung WL auf die Testspannung VTWL zu treiben, welche über die erste Umschaltschaltung 160 eingegeben wird, wenn die Wortleitung WL ausgewählt ist. Der Abtastverstärker 180 tastet die in der Speicherzelle MC gespeicherten Daten ab und verstärkt sie. Entsprechend werden Daten Dout0, Dout1, Dout2 und Dout3 sequentiell ausgegeben, wie auf der Eingabe-/Ausgabeleitung I/Ox dargestellt ist. Durch Variieren des Normalmodussignals, welches durch Verwendung der Eingabe-/Ausgabekontaktstelle 11 eingegeben wird, ist es somit möglich, ein Schwellwertspannungsprofil in Bezug auf eine vorgegebene Adresse zu messen.
  • Nach Eingabe einer Normalspannung auf Versorgungsspannungspegel unter Verwendung der Eingabe-/Ausgabekontaktstelle 11 anstatt eines höheren Spannungspegels, der für einen Testmodus erforderlich ist, wird folglich die Normalspannung mit dem Versorgungsspannungspegel im Flashspeicherbauelement 100 durch den Spannungsgenerator 130 für hohe Spannung erhöht. Dadurch ist es möglich, die Wahrscheinlichkeit zu reduzieren, dass ein anderer in der Mehrchippackung 10 enthaltener Chip 200 durch die höhere Spannung geschädigt wird.

Claims (26)

  1. Integrierte Schaltung mit – einem ersten und einem zweiten Chip (100, 200) und – einer gemeinsamen Eingabe-/Ausgabekontaktstelle (11), die elektrisch mit dem ersten und zweiten Chip (100, 200) gekoppelt ist, dadurch gekennzeichnet, dass – der erste und/oder der zweite Chip (100, 200) einen Spannungsgenerator (130) für hohe Spannung umfasst, der ausgeführt ist, um über die gemeinsame Eingabe-/Ausgabekontaktstelle (11) eine Eingabespannung (/WE) zu empfangen und in Reaktion auf ein Testmodussignal (TM) während eines Testmodus eine Testspannung (VTWL) zu erzeugen, deren Pegel höher als der Pegel der Eingabespannung (/WE) ist.
  2. Integrierte Schaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass der erste Chip (100) ein Speicherbauelement umfasst und der zweite Chip (200) ein Bauelement umfasst, welches für einen Niedrigspannungsbetrieb ausgelegt ist, wobei der erste Chip (100) den Spannungsgenerator (130) für hohe Spannung umfasst und der zweite Chip (200) gegen die Testspannung (VTWL) abgeschirmt ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Chip (100, 200) mit dem Spannungsgenerator (130) für hohe Spannung eine interne Schaltung (120) umfasst, welcher der Spannungsgenerator (130) für hohe Spannung die Testspannung (VTWL) zur Verfügung stellt.
  4. Integrierte Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Chip (100, 200) mit dem Spannungsgenerator (130) für hohe Spannung ausgeführt ist, um während eines Normalmodus der internen Schaltung (120) eine Normalspannung (VNWL) zur Verfügung zu stellen.
  5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Chip (100, 200) mit dem Spannungsgenerator (130) für hohe Spannung folgende Komponenten umfasst: – eine erste Umschaltschaltung (160), welche elektrisch mit dem Spannungsgenerator (130) für hohe Spannung gekoppelt ist und ausgeführt ist, um während des Testmodus in Reaktion auf das Testmodussignal (TM) der internen Schaltung (120) die Testspannung (VTWL) zur Verfügung zu stellen, und – eine zweite Umschaltschaltung (170), welche elektrisch mit einem Spannungsgenerator (140) gekoppelt ist und ausgeführt ist, um während des Normalmodus in Reaktion auf das Testmodussignal (TM) der internen Schaltung (120) die Normalspannung (VNWL) zur Verfügung zu stellen.
  6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass der Chip (100) mit dem Spannungsgenerator für hohe Spannung ein Flashspeicherbauelement umfasst und ausgeführt ist, die höhere Spannung so zu erzeugen, dass der andere Chip vor der Testspannung abgeschirmt ist.
  7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Testspannung (VTWL) einen Spannungspegel im Bereich von 4,5V bis 6V aufweist.
  8. Integrierte Schaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die erste Umschaltschaltung (160) einen PMOS-Transistor oder einen NMOS-Transistors umfasst und die zweite Umschaltschaltung (170) einen PMOS-Transistor oder einen NMOS-Transistors umfasst.
  9. Integrierte Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der erste Chip (100) folgende Komponenten umfasst: – eine Steuerschaltung (150), welche ausgeführt ist, das Testmodussignal (TM) zu erzeugen, welches einen Normalmodus oder einen Testmodus anzeigt, – den Spannungsgenerator (130) für hohe Spannung, welcher mit der Steuerschaltung (150) und der Eingabe-/Ausgabekontaktstelle (11) gekoppelt ist und ausgeführt ist, um von der Eingabe-/Ausgabekontaktstelle (11) ein Spannungssignal (/WE) als Eingabespannung zu empfangen und während des Testmodus in Reaktion auf das Spannungssignal (/WE) und das Testmodussignal (TM) die Testspannung (VTWL) zu erzeugen, – einen Spannungsgenerator (140), welcher ausgeführt ist, um während des Normalmodus eine Normalspannung (VNWL) zu erzeugen, deren Pegel niedriger als der Pegel der Testspannung (VTWL) ist, und – eine Wortleitungsversorgungsschaltung, welche mit dem Spannungsgenerator (130) für hohe Spannung und dem Spannungsgenerator (140) elektrisch gekoppelt ist, um die Wortleitung (WL) in Reaktion auf die Normalspannung (VNWL) oder die Testspannung (VTWL) zu treiben.
  10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Wortleitungsversorgungsschaltung folgende Komponenten umfasst: – einen Wortleitungstreiber (120), welcher elektrisch mit dem Spannungsgenerator (130) für hohe Spannung und dem Span nungsgenerator (140) gekoppelt ist, um die Wortleitung (WL) in Reaktion auf die Normalspannung (VNWL) oder die Testspannung (VTWL) zu treiben, – eine erste Umschaltschaltung (160), welche elektrisch mit dem Spannungsgenerator (130) für hohe Spannung gekoppelt ist und ausgeführt ist, um während des Testmodus in Reaktion auf das Testmodussignal (TM) dem Wortleitungstreiber (120) die Testspannung (VTWL) zur Verfügung zu stellen, und – eine zweite Umschaltschaltung (170), welche elektrisch mit dem Spannungsgenerator (140) gekoppelt ist und ausgeführt ist, um während des Normalmodus in Reaktion auf das Testmodussignal (TM) dem Wortleitungstreiber (120) die Normalspannung (VNWL) zur Verfügung zu stellen.
  11. Halbleiterspeicherbauelement, gekennzeichnet durch einen Spannungsgenerator (130) für hohe Spannung, welcher ausgeführt ist, um eine Eingabespannung (/WE) zu empfangen und in Reaktion auf ein Testmodussignal (TM) während eines Testmodus eine Testspannung (VTWL), deren Pegel höher als der Pegel der Eingabespannung (/WE) ist, so zu erzeugen, dass ein für einen Niedrigspannungsbetrieb ausgeführtes Bauelement, welches mit dem Halbleiterspeicherbauelement koppelbar ist, vor der Testspannung (VTWL) abgeschirmt ist.
  12. Halbleiterspeicherbauelement nach Anspruch 11, gekennzeichnet durch eine Eingabe-/Ausgabekontaktstelle (11), welche elektrisch mit dem Spannungsgenerator (130) für hohe Spannung gekoppelt und mit dem für einen Niedrigspannungsbetrieb ausgeführten Bauelement koppelbar ist und die Eingabespannung (/WE) dem Spannungsgenerator (130) für hohe Spannung zur Verfügung stellt, und eine interne Schaltung (120), welche elektrisch mit dem Span nungsgenerator (130) für hohe Spannung gekoppelt und ausgeführt ist, um in Reaktion auf das Testmodussignal (TM) während eines Testmodus die Testspannung (VTWL) der internen Schaltung zur Verfügung zu stellen.
  13. Halbleiterspeicherbauelement nach Anspruch 12, gekennzeichnet durch einen Spannungsgenerator (140), welcher elektrisch mit der internen Schaltung (120) gekoppelt und ausgeführt ist, um während eines Normalmodus in Reaktion auf das Testmodussignal (TM) der internen Schaltung (120) eine Normalspannung (VNWL) zur Verfügung zu stellen.
  14. Halbleiterspeicherbauelement nach Anspruch 13, gekennzeichnet durch – eine erste Umschaltschaltung (160), welche elektrisch mit dem Spannungsgenerator (130) für hohe Spannung gekoppelt und ausgeführt ist, um während des Testmodus in Reaktion auf das Testmodussignal (TM) der internen Schaltung (120) die Testspannung (VTWL) zur Verfügung zu stellen, und – eine zweite Umschaltschaltung (170), welche elektrisch mit dem Spannungsgenerator (140) gekoppelt und ausgeführt ist, um während des Normalmodus in Reaktion auf das Testmodussignal (TM) der internen Schaltung (120) die Normalspannung (VNWL) zur Verfügung zu stellen.
  15. Halbleiterspeicherbauelement mit – einer ersten Eingabe-/Ausgabekontaktstelle (11), welche ausgeführt ist, ein Spannungssignal (/WE) zu empfangen, gekennzeichnet durch – eine Steuerschaltung (150), welche ausgeführt ist, ein Testmodussignal (TM) zu erzeugen, welches einen Normalmodus oder einen Testmodus anzeigt, – einen Spannungsgenerator (130) für hohe Spannung, welcher mit der Steuerschaltung (150) und der Eingabe-/Ausgabekontaktstelle (11) gekoppelt und ausgeführt ist, in Reaktion auf das Spannungssignal (/WE) und das Testmodussignal (TM) eine Testspannung (VTWL) zu erzeugen, deren Pegel höher als der Pegel des Spannungssignals (/WE) ist, – einen Spannungsgenerator (140), welcher ausgeführt ist, eine Normalspannung (VNWL) zu erzeugen, deren Pegel niedriger als der Pegel der Testspannung (VTWL) ist, und – einen Wortleitungstreiber (120), welcher elektrisch mit dem Spannungsgenerator (130) für hohe Spannung und dem Spannungsgenerator (140) gekoppelt ist, um eine Wortleitung (WL) in Reaktion auf das Testmodussignal (TM) mit der Normalspannung (VNWL) oder der Testspannung (VTWL) zu treiben.
  16. Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass es ein Flashspeicherbauelement beinhaltet.
  17. Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass die Testspannung (VTWL) einen Spannungspegel im Bereich von 4,5V bis 6V aufweist.
  18. Betriebsverfahren für eine integrierte Schaltung, gekennzeichnet durch die Schritte: – Empfangen einer Eingabespannung (/WE) über eine Eingabe-/Ausgabekontaktstelle (11), welche elektrisch mit einem ersten und einem zweiten Chip (100, 200) gekoppelt ist, durch einen Spannungsgenerator (130) für hohe Spannung, welcher im ersten und/oder zweiten Chip angeordnet ist, und – Erzeugen einer Testspannung (VTWL), deren Pegel höher als der Pegel der Eingabespannung (/WE) ist, in Reaktion auf ein Testmodussignal (TM) während eines Testmodus.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die erzeugte Testspannung (VTWL) einer internen Schaltung des ersten und/oder zweiten Chips (100, 200) zur Verfügung gestellt wird.
  20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass eine Normalspannung (VNWL) der internen Schaltung während eines Normalmodus zur Verfügung gestellt wird.
  21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass der zweite Chip (200) ein Bauelement umfasst, welches für einen Niedrigspannungsbetrieb ausgelegt ist, und der erste Chip (100) ein Flashspeicherbauelement und den mit dem Spannungsgenerator (130) für hohe Spannung umfasst und die hohe Spannung so erzeugt wird, dass das Bauelement, welches für den Niedrigspannungsbetrieb ausgeführt ist, vor der Testspannung (VTWL) abgeschirmt wird.
  22. Verfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass – das Testmodussignal (TM) so erzeugt wird, dass es einen Normalmodus oder den Testmodus anzeigt, – die Testspannung (VTWL) während des Testmodus in Reaktion auf das als Eingabespannung zugeführte Spannungssignal (/WE) und das Testmodussignal (TM) erzeugt wird, – die Normalspannung (VNWL) mit einem Pegel niedriger als derjenige der Testspannung (VTWL) während des Normalmodus erzeugt wird, und – eine Wortleitung (WL) in Reaktion auf das Testmodussignal (TM) mit der Normalspannung (VNWL) oder der Testspannung (VTWL) getrieben wird.
  23. Betriebsverfahren für ein Halbleiterspeicherbauelement, gekennzeichnet durch die Schritte: – Empfangen einer Eingabespannung (/WE) durch einen Spannungsgenerator (130) für hohe Spannung und – Erzeugen einer Testspannung (VTWL), deren Pegel höher als der Pegel der Eingabespannung (/WE) ist, in Reaktion auf ein Testmodussignal (TM) während eines Testmodus derart, dass ein für einen Niedrigspannungsbetrieb ausgeführtes Bauelement, welches mit dem Halbleiterspeicherbauelement koppelbar ist, vor der Testspannung (VTWL) abgeschirmt wird.
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Eingabespannung (/WE) dem Spannungsgenerator (130) für hohe Spannung über eine Eingabe-/Ausgabekontaktstelle (11) zur Verfügung gestellt wird, welche elektrisch mit dem Spannungsgenerator (130) für hohe Spannung gekoppelt ist und mit dem für einen Niedrigspannungsbetrieb ausgeführten Bauelement koppelbar ist, und die Testspannung (VTWL) einer internen Schaltung vom Spannungsgenerator (130) für hohe Spannung in Reaktion auf das Testmodussignal (TM) zur Verfügung gestellt wird.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass eine Normalspannung (VNWL) der internen Schaltung während eines Normalmodus zur Verfügung gestellt wird.
  26. Betriebsverfahren für ein Halbleiterspeicherbauelement, gekennzeichnet durch die Schritte: – Empfangen eines Spannungssignals (/WE) an einer Eingabe-/Ausgabekontaktstelle (11), – Erzeugen eines Testmodussignal (TM), welches einen Normalmodus oder einen Testmodus anzeigt, – Erzeugen einer Testspannung (VTWL), deren Pegel höher als der Pegel des Spannungssignals (/WE) ist, in Reaktion auf das Spannungssignal (/WE) und das Testmodussignal (TM), – Erzeugen einer Normalspannung (VNWL), welche niedriger als die Testspannung (VTWL) ist, und – Treiben einer Wortleitung (WL) in Reaktion auf das Testmodussignal (TM) mit der Normalspannung (VNWL) oder der Testspannung (VTWL).
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