KR20050084793A - 반도체 장치 및 그 시험 방법 - Google Patents

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Abstract

본 발명은 간소한 회로 구성으로 시험 시간을 단축할 수 있으며, 시험을 위한 회로 면적의 증가를 억제할 수 있는 반도체 장치를 제공한다.
반도체 장치(10)는 논리부와 혼재되는 매크로 메모리(11)를 구비한다. 매크로 메모리(11)는 어드레스, 데이터, 커맨드를 포함하는 입력 신호에 따라서, 데이터의 판독/기록 동작을 실행하는 동작 제어 회로(12)를 포함한다. 어드레스에 의해 선택되는 매크로 메모리(11)의 기억 영역에, 테스트 모드를 선택하기 위한 데이터를 기억하는 테스트 레지스터(16)가 설치된다. 기록 회로(15)는 동작 제어 회로(12)로부터 공급되는 기록 커맨드에 응답하여, 테스트 레지스터(16)에 대한 데이터 기록을 허가하는 제어 신호(RGT)를 생성한다.

Description

반도체 장치 및 그 시험 방법{SEMICONDUCTOR DEVICE AND METHOD FOR TESTING THE SAME}
본 발명은 논리부와 메모리부를 혼재한 반도체 장치 및 그 시험 방법에 관한 것이다.
최근의 반도체 장치(LSI), 예컨대 ASIC나 마이크로 프로세서 등은 고집적화에 따라, 매크로 메모리(메모리부)가 논리부와 함께 혼재되고 있다. 메모리 혼재 LSI는 그 출하에 앞서서 논리부 및 매크로 메모리가 정상적으로 동작하고 있는 지의 여부를 테스트하는 동작 시험이 실시된다. 매크로 메모리의 시험 시간의 단축화를 간소한 회로 구성으로 실현하는 기술이 요구되고 있다.
메모리 혼재 LSI에서, 매크로 메모리에 있어서의 통상의 동작(라이트 동작이나 리드 동작)은 논리부로부터의 신호에 의해 제어된다. 예컨대, 논리부로부터 판독 커맨드가 나오면, 매크로 메모리에는 그 커맨드와 함께 어드레스가 공급되어, 그 어드레스에 의해 선택되는 데이터가 매크로 메모리로부터 논리부에 출력된다. 논리부로부터 기록 커맨드가 나오면, 매크로 메모리에는 그 커맨드와 함께 어드레스와 데이터가 공급되어, 매크로 메모리는 어드레스에 의해 선택되는 기억 영역에 데이터를 기록한다.
이와 같이 구성된 메모리 혼재 LSI에 있어서, 매크로 메모리를 시험하는 방법으로서는 이하의 2개의 방법이 알려져 있다.
제1 방법은 전용의 테스트 회로를 설치하지 않고서, 논리부를 통해 매크로 메모리의 동작을 제어함으로써 시험을 실시하는 방법이다.
제2 방법은 전용의 테스트 회로를 내장하고, 또한, 테스트용 입출력 단자를 설치하여, 테스트용 입력 단자로부터 테스트용 신호를 공급함으로써 테스트 회로를 동작시켜, 논리부를 통하지 않고서 매크로 메모리 시험을 실시하는 방법이다. 한편, 테스트 회로로서는 BIST(built-in self-test) 회로가 알려져 있다.
제1 방법과 같이 논리부를 통해 매크로 메모리를 시험하는 경우, 논리부의 동작으로서, 테스트 모드에 엔트리하기 위한 처리 등이 필요하게 되어, 시험 시간이 길어지므로 실용적이지 못하다. 그 때문에, 많은 메모리 혼재 LSI에서는 제2 방법과 같이 테스트 회로를 설치한 것이 실용화되고 있다.
메모리 혼재 LSI에 내장되는 테스트 회로는 통상 동작시에 있어서 논리부와 매크로 메모리 사이에서 교환되는 신호와 테스트용 입출력 단자로부터 공급되는 테스트용 신호를 전환하는 멀티플렉서를 주체로 하여 구성되어 있다.
테스트용 입출력 단자로서는, 통상 동작시에 논리부를 통해 매크로 메모리를 제어하기 위해서 필요하게 되는 신호(어드레스 신호, 데이터 신호, 그 밖의 제어 신호)를 입출력하기 위한 단자가 설치되어 있고, 다이렉트 액세스라 불리는 방식으로, 매크로 메모리의 시험이 이루어진다[일본 특허 공개 평10-65104호 공보(도 12) 참조]. 다이렉트 액세스 방식으로 시험을 하는 경우, 테스트 신호로서는, 매크로 메모리의 동작 사양으로 정의되는 모든 신호(어드레스 신호, 데이터 신호, 제어 신호)가 필요하게 된다.
일본 특허 공개 평11-250700호 공보에는 어드레스 신호와 데이터 신호를 제외한 제어 신호를 코드화하여, 그 코드를 테스트 단자로부터 테스트 회로에 공급하여 매크로 메모리의 시험을 실시하는 방법이 개시되어 있다.
또한, 일본 특허 공개 2000-57120호 공보에는, 테스트 엔트리 신호에 의해 메모리에 직결되는 복수의 테스트용 패드를 구비하여, 이들 패드를 칩의 한 변에 모음으로써, 한번에 시험할 수 있는 칩의 수를 늘려, 시험 시간을 단축하는 기술이 개시되어 있다.
그런데, 테스트 회로를 설치한 종래의 메모리 혼재 LSI에서는, 테스트 코드를 디코딩하기 위한 회로나, 테스트용 신호를 공급하기 위한 복수의 테스트용 단자가 필요하게 된다. 그 때문에, 회로 면적이 커져, LSI의 다이 사이즈가 증대되는 문제가 생긴다.
본 발명의 목적은 간소한 회로 구성으로 시험 시간을 단축할 수 있어, 시험을 위한 회로 면적의 증가를 억제할 수 있는 반도체 장치 및 그 시험 방법을 제공하는 데에 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치의 개략적인 구성도이다.
도 2는 도 1의 반도체 장치의 매크로 메모리의 개략적인 블록 회로도이다.
도 3은 도 2의 매크로 메모리의 메모리 맵을 도시하는 설명도이다.
도 4는 도 2의 매크로 메모리의 테스트 엔트리 검출 회로의 개략적인 회로도이다.
도 5는 도 2의 매크로 메모리의 테스트 모드 선택 회로의 개략적인 회로도이다.
도 6은 도 2의 매크로 메모리의 테스트 코드 기록 회로의 개략적인 회로도이다.
도 7은 도 2의 매크로 메모리의 테스트 레지스터의 개략적인 회로도이다.
도 8은 도 2의 매크로 메모리의 매크로 I/O 선택기의 개략적인 회로도이다.
도 9는 도 8의 매크로 I/O 선택기의 아날로그 스위치의 개략적인 회로도이다.
본 발명의 제1 형태에 있어서, 논리부와 메모리부를 혼재하며, 테스트 모드를 갖는 반도체 장치가 제공된다. 상기 메모리부는 상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 입력 신호에 따라 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로와, 상기 동작 제어 회로에 접속되고, 상기 어드레스에 의해 선택 가능한 상기 메모리부의 기억 영역에 설치되어, 상기 테스트 모드를 선택하기 위한 데이터를 저장하는 테스트용 기억 회로와, 상기 동작 제어 회로 및 테스트용 기억 회로에 접속되어, 상기 입력 신호에 따라서 상기 동작 제어 회로로부터 공급되는 기록 커맨드에 응답하여, 상기 테스트용 기억 회로에 대한 데이터 기록을 허가하기 위한 제어 신호를 생성하는 기록 회로를 구비한다.
본 발명의 제2 형태에 있어서, 테스트 모드를 갖는 단일칩의 반도체 장치에 논리부와 함께 혼재되는 매크로 메모리가 제공된다. 매크로 메모리는 레지스터 영역 및 메모리 영역과, 상기 레지스터 영역 및 메모리 영역을 액세스하기 위해서 상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 입력 신호에 따라 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로와, 상기 동작 제어 회로에 접속되고, 상기 어드레스에 의해 선택 가능한 레지스터 영역에 설치되어, 상기 테스트 모드를 선택하기 위한 테스트 코드를 저장하는 테스트 레지스터와, 상기 동작 제어 회로 및 테스트 레지스터에 접속되어, 상기 입력 신호에 따라 상기 동작 제어 회로로부터 공급되는 기록 커맨드에 응답하여, 상기 테스트 레지스터에 대한 데이터 기록을 허가하는 제어 신호를 생성하는 기록 회로를 구비한다.
본 발명의 제3 형태에 있어서, 논리부와, 메모리부로서, 상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로를 포함하는 메모리부를 혼재한 반도체 장치의 시험 방법이 제공된다. 시험 방법은 테스트 엔트리 단자에서 상기 메모리부로 테스트 엔트리 신호를 공급하는 제1 단계와, 상기 어드레스에 의해 선택 가능한 기억 영역에 설치된 테스트 레지스터에, 상기 동작 제어 회로의 기록 동작에 따라서 상기 데이터를 기록하는 제2 단계와, 상기 테스트 레지스터에 기록된 데이터에 따라 테스트 모드를 선택하여 상기 메모리부를 시험하는 제3 단계를 포함한다.
본 발명의 제4 형태에 있어서, 논리부와, 기억 영역을 갖고, 상기 논리부로부터 어드레스 및 데이터를 수신하는 메모리부를 혼재한 반도체 장치를 시험하기 위한 테스트 모드를 선택하는 방법이 제공된다. 테스트 모드 선택 방법은 상기 메모리부의 기억 영역에, 상기 어드레스에 의해 지정되는 테스트 레지스터를 설치하는 단계와, 상기 메모리부에 테스트 엔트리 신호를 공급하는 단계와, 상기 테스트 엔트리 신호에 대응하여, 상기 어드레스에 의해 상기 테스트 레지스터를 지정하는 단계와, 상기 테스트 엔트리 신호에 대응하여, 상기 테스트 레지스터에 상기 테스트 모드를 선택하기 위한 데이터를 기록하는 단계와, 상기 테스트 레지스터에 기록된 데이터에 따라 상기 테스트 모드를 선택하는 단계를 포함한다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치(10)의 개략적인 블록도이다. 반도체 장치(10)는 논리부와 혼재되는 메모리부(매크로 메모리)(11)를 구비한다. 매크로 메모리(11)에는 어드레스, 데이터, 커맨드를 포함하는 입력 신호에 기초하여 데이터의 판독/기록 동작을 실행하는 동작 제어 회로(12)가 설치되어 있다. 입력 신호에 포함되는 어드레스에 의해 선택되는 기억 영역(어드레스 공간)에, 테스트 모드를 선택하기 위한 데이터를 기억하는 테스트용 기억 회로(16)가 설치된다. 기록 회로(15)는 동작 제어 회로(12)로부터 공급되는 기록 커맨드(WR)에 응답하여, 테스트용 기억 회로(16)에 대한 데이터 기록을 허가하는 제어 신호(RGT)를 공급한다. 테스트용 기억 회로(16)에는 제어 신호(RGT)에 기초하여 입력 신호에 포함되는 데이터(Data)가 기록된다.
동작 제어 회로(12)는 논리부로부터의 입력 신호에 기초하여 매크로 메모리(11)의 레지스터 영역 및 메모리 영역을 액세스하기 위한 회로이다. 테스트용 기억 회로(16)는 레지스터 영역에 설치된 테스트 레지스터이다. 즉, 테스트 레지스터(16)는 메모리 영역과 동일한 어드레스 공간에 할당되고 있다. 테스트 레지스터(16)에는 메모리 영역에 데이터를 기록하는 경우와 동일한 방법으로 테스트 모드를 선택하기 위한 테스트 코드가 기록된다.
테스트 레지스터(16)의 출력 신호(TRG)는 테스트 제어 회로(14)에 공급되어, 그 테스트 제어 회로(14)에서 디코딩된다. 테스트 레지스터(16)의 출력 신호(TRG)에 따른 소정의 테스트 모드 선택 신호(Tx)가 테스트 제어 회로(14)로부터 출력된다.
테스트 제어 회로(14)의 테스트 모드 선택 신호(Tx)는 I/O 선택기(17)에 공급된다. I/O 선택기(17)는 테스트 모드 선택 신호(Tx)에 기초해서 복수의 내부 신호 중 어느 것을 선택하여 출력한다.
테스트 제어 회로(14)에는 매크로 메모리(11)의 외부에 설치된 테스트 엔트리 단자(20)를 통해 테스트 엔트리 신호(RTE)가 공급된다. 테스트 엔트리 신호(RTE)는 매크로 메모리(11)의 동작 전압보다 높은 전압을 갖고, 테스트 제어 회로(14)에는 고전압을 검출하기 위한 검출 회로가 설치된다.
테스트 제어 회로(14)는 테스트 엔트리 신호(RTE)의 입력을 검출할 때, 테스트 활성화 신호(TESTM)를 테스트 레지스터(16)에 공급한다. 테스트 활성화 신호(TESTM)에 의해, 그 테스트 레지스터(16)에 대한 데이터 기록이 가능해진다.
매크로 메모리(11)의 시험 방법은 다음의 제1∼제3 단계를 포함한다. 즉, 제1 단계에서는, 외부에 설치된 테스트 엔트리 단자(20)를 통해 매크로 메모리(11)에 테스트 엔트리 신호(RTE)를 공급한다. 제2 단계에서는, 어드레스에 의해 선택 가능한 기억 영역에 설치된 테스트 레지스터(16)에, 동작 제어 회로(12)의 기록 동작에 의해 데이터를 기록한다. 제3 단계에서는, 테스트 레지스터(16)의 출력 신호(TRG)에 기초해서 테스트 모드를 선택하여 매크로 메모리(11)를 시험한다.
테스트 엔트리 신호는 매크로 메모리(11)의 동작 전압보다도 고전압의 신호이며, 제1 단계에서는 고전압 신호가 검출된다. 제2 단계에 있어서 테스트 레지스터(16)에 기록하는 데이터는 코드화된 테스트 코드이며, 제3 단계에서는 테스트 레지스터(16)의 출력 신호(TRG)가 디코딩된다.
도 2는 매크로 메모리(11)의 개략적인 블록 회로도이다. 매크로 메모리(11)는 논리부와 함께 단일칩 반도체 장치(LSI)(10)에 탑재되어 있다. 반도체 장치(10)는 데이터를 기억하는 기능과 그 기능과는 별도의 기능(예컨대, A/D 변환의 기능)을 갖는다.
매크로 메모리(11)에는 판독/기록 동작 제어 회로(12), 내부 회로(13), 테스트 제어 회로(14), 테스트 코드 기록 회로(15), 테스트 레지스터(16), 매크로 I/O 선택기(17a, 17b)가 설치되어 있다.
판독/기록 동작 제어 회로(12)에는 논리부로부터 어드레스/데이터/커맨드 등의 입력 신호가 공급된다. 판독/기록 동작 제어 회로(12)는 입력 신호에 기초해서, 매크로 메모리(11)에 있어서의 데이터의 판독 및 기록 동작을 제어한다.
내부 회로(13)는 데이터를 기억하는 복수의 메모리 셀과, 이들 메모리 셀에 액세스하기 위한 회로(X 디코더, Y 디코더, 판독 앰프 등)를 포함한다. 본 실시형태에 있어서, 내부 회로(13)에 설치되는 메모리 셀은 불휘발성의 메모리 셀이다.
테스트 제어 회로(14)에는 테스트 엔트리 단자(20)로부터 테스트 엔트리 신호(RTE)가 공급된다. 테스트 엔트리 단자(20)는 반도체 장치의 패키지 핀(외부 단자)이다. 테스트 엔트리 신호(RTE)는 매크로 메모리(11)의 동작 전압(예컨대, 3 V)보다도 고전압(예컨대 10 V 정도)을 갖고, 테스트 엔트리 단자(20)에 접속되는 시험 장치(도시 생략)로부터 공급된다.
테스트 제어 회로(14)는 고전압의 테스트 엔트리 신호(RTE)를 검출하면, 테스트 활성화 신호(TESTM)를 테스트 코드 기록 회로(15) 및 테스트 레지스터(16)에 공급한다.
테스트 코드 기록 회로(15)는 테스트 제어 회로(14)로부터 활성화 신호(TESTM)를 수신하고, 또한, 판독/기록 동작 제어 회로(12)로부터 레지스터에 대한 기록 커맨드(WR)를 접수하면, 기록 제어 신호(RGT)를 테스트 레지스터(16)에 공급한다. 테스트 레지스터(16)는 제어 신호(RGT)에 응답하여, 입력 신호에 포함되는 데이터를 테스트 코드로서 기억한다.
테스트 레지스터(16)는 기억한 테스트 코드에 따른 출력 신호(TRG)를 테스트 제어 회로(14)에 공급한다. 테스트 제어 회로(14)는 테스트 레지스터(16)의 출력 신호(TRG)를 디코딩하여, 테스트 모드를 선택한다. 테스트 제어 회로(14)는 테스트 모드 선택 신호(신호 TMRW, TAC, TWLL 중 어느 것)를 판독/기록 동작 제어 회로(12) 및 매크로 I/O 선택기(17a, 17b)에 공급한다.
여기서, 테스트 모드 선택 신호(TMRW)는 테스트용 기준 셀의 부유 게이트의 전압을 조절하여 메모리 셀의 데이터 판독을 시험하기 위한 신호이고, 테스트 모드 선택 신호(TAC)는 메모리 셀에 흐르는 전류를 측정하는 시험을 실시하기 위한 신호이다. 테스트 모드 선택 신호(TWLL)는 워드선의 누전을 검출하는 시험을 실시하기 위한 신호이다.
판독/기록 동작 제어 회로(12)는 공급되는 테스트 모드 선택 신호를 판정하여, 테스트 모드에 따른 신호를 내부 회로(13)에 공급한다. 여기서, 판독/기록 동작 제어 회로(12)로부터 내부 회로(13)에 공급되는 신호는 어드레스, 데이터, 커맨드를 포함한다.
매크로 I/O 선택기(17a)는 테스트 모드 선택 신호에 따라 내부 회로(13)로부터의 신호(메모리 셀의 판독 데이터나 내부 신호 등)를 출력 신호(RANAOUT)로서 스위치(21a)에 공급한다. 매크로 I/O 선택기(17b)는 테스트 모드 선택 신호에 따라 스위치(21b)로부터의 입력 신호(RANAIN)를 내부 회로(13)에 공급한다.
스위치(21a, 21b)는 매크로 메모리(11)의 외부에 설치되며, 외부 단자(22a, 22b)에 접속되어 있다. 각 외부 단자(22a, 22b)는 매크로 메모리(11)와 논리부에서 공통으로 사용된다. 즉, 외부 단자(22a, 22b)는 그 접속처가 스위치(21a, 21b)에 의해서 매크로 메모리(11) 또는 논리부로 전환된다.
도 3은 본 실시형태의 매크로 메모리(11)에 있어서의 메모리 맵(M)을 나타내고 있다. 메모리 맵(M)에서의 어드레스 공간은 레지스터 영역과 메모리 영역으로 구분된다. 메모리 영역으로서, 불휘발성 메모리인 시스템 메모리가 할당되고 있다.
레지스터 영역에 할당되는 레지스터로서, A/D 변환 결과를 저장하는 AD 변환용 레지스터, AD 변환의 시작 지시나 변환 상황을 저장하는 커맨드/상태 레지스터, 포트의 출력 레벨을 지정하는 포트 레지스터, 전원 상태를 나타내는 파워 상태 레지스터 등이 있다. 테스트 코드를 저장하는 테스트 레지스터(16)는 보수용의 레지스터 영역에 할당되어 있다.
본 실시형태에 있어서, 레지스터 영역은 휘발성의 기억 영역이며, 매크로 메모리(11)에 있어서, 불휘발성의 메모리 영역과는 별도로 설치되어 있다. 레지스터 영역을 매크로 메모리(11) 외부로부터 액세스하는 경우, 메모리 영역을 액세스할 때와 마찬가지로, 어드레스/데이터/커맨드 등의 입력 신호가 매크로 메모리(11)에 공급된다. 테스트 코드를 기록하기 위한 테스트 레지스터(16)를 액세스하는 경우에는, 테스트 엔트리 단자(20)가 활성화[고전압인 테스트 엔트리 신호(RTE)가 공급]되고, 또, 메모리 영역을 액세스할 때와 마찬가지로, 어드레스/데이터/커맨드가 공급된다.
이하, 매크로 메모리(11)의 각 회로 구성에 대해서 설명한다.
본 실시형태의 테스트 제어 회로(14)는 도 4의 테스트 엔트리 검출 회로(31)와, 도 5의 테스트 모드 선택 회로(41)로 구성되어 있다.
도 4에 도시하는 바와 같이, 테스트 엔트리 검출 회로(31)에는 고전압을 검출하는 고전압 검출 회로(32)가 설치되어 있다. 고전압 검출 회로(32)는 복수의 MOS 트랜지스터를 포함하도록 구성되어 있고, 출력 신호(TESTMB)가 버퍼(구체적으로는, 인버터 회로)(33)를 통해 반전되어 테스트 활성화 신호(TESTM)로서 출력된다. 테스트 엔트리 검출 회로(31)는 전원(Vcc)보다도 전압값이 높은 테스트 엔트리 신호(RTE)가 공급되는 경우, H 레벨의 테스트 활성화 신호(TESTM)를 출력하고, 테스트 엔트리 신호(RTE)가 공급되지 않는 경우에는 L 레벨의 테스트 활성화 신호(TESTM)를 출력한다.
도 6에 도시한 바와 같이, 테스트 코드 기록 회로(15)에는 NAND 회로(35, 36)와 인버터 회로(37, 38)가 설치되어 있다. NAND 회로(35)의 제1∼제3 입력 단자에는 어드레스 신호(XD0∼XD2)가 공급되고, NAND 회로(35)의 제4 입력 단자에는 테스트 활성화 신호(TESTM)가 공급되고, NAND 회로(35)의 제5 입력 단자에는 데이터 취득 신호(YTPULSE)가 공급되고 있다.
NAND 회로(36)의 제1 입력 단자에는 레지스터에 대한 기록 커맨드(WR)가 공급되고, NAND 회로(36)의 제2∼제4 입력 단자에는 어드레스 신호(YB0∼YB2)가 공급되고, NAND 회로(36)의 제5 입력 단자에는 NAND 회로(35)의 출력 신호가 인버터 회로(37)를 통해 공급된다. NAND 회로(36)의 출력 신호는 인버터 회로(38)를 통해 제어 신호(RGT0)로서 출력된다.
테스트 코드 기록 회로(15)에 있어서, 각 입력 신호(XD0∼XD2, TESTM, YTPULSE, WR, XB0∼XB2)가 전부 H 레벨인 경우에, 제어 신호(RGT0)는 H 레벨로 되고, 각 입력 신호 중 어느 것이 L 레벨인 경우에, 제어 신호(RGT0)는 L 레벨로 된다.
도 7은 테스트 레지스터(16)를 도시하는 일부 회로도이다. 도 7은 1 비트의 데이터를 기억하기 위한 회로를 나타내고 있으며, 테스트 레지스터(16)에는 다른 비트의 데이터를 기억하기 위해서, 도 7과 같은 식의 회로가 복수개 설치되어 있다.
테스트 레지스터(16)에는 데이터 래치 회로(39)가 설치되어 있고, NMOS 트랜지스터(Tn1)를 통해 공급되는 기록 데이터(WDB0)이 데이터 래치 회로(39)에 기억된다. NMOS 트랜지스터(Tn1)의 게이트에는 테스트 코드 기록 회로(15)로부터의 제어 신호(RGT0)가 공급되어, H 레벨의 제어 신호(RGT0)에 의해서 NMOS 트랜지스터(Tn1)가 온으로 된다.
데이터 래치 회로(39)는 제1 및 제2 인버터 회로(40a, 40b)에 의해 구성된다. 각 인버터 회로(40a, 40b)는 전원(Vcc)과 접지 사이에 사이에서 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진다. 제1 인버터 회로(40a)의 출력 단자(PMOS 트랜지스터 및 NMOS 트랜지스터의 드레인의 접속부)가 제2 인버터 회로(40b)의 입력 단자(각 트랜지스터의 게이트의 접속부)에 접속되어 있다. 제2 인버터 회로(40b)의 출력 단자는 제1 인버터 회로(40a)의 입력 단자에 접속되어 있다.
데이터 래치 회로(39)와 NMOS 트랜지스터(Tn1)의 접속부는 PMOS 트랜지스터(Tp1)를 통해 전원(Vcc)에 접속되어 있다. PMOS 트랜지스터(Tp1)의 게이트에는 테스트 활성화 신호(TESTM)가 공급되어, 테스트 활성화 신호(TESTM)에 의해 상기 트랜지스터(Tp1)가 제어된다.
테스트 레지스터(16)에서는 H 레벨의 테스트 활성화 신호(TESTM)에 의해 PMOS 트랜지스터(Tp1)가 오프로 된다. H 레벨의 제어 신호(RGT0)에 의해 NMOS 트랜지스터(Tn1)가 온으로 됨으로써, 기록 데이터(WDB0)가 트랜지스터(Tn1)를 통해 데이터 래치부(39)에 래치된다. 데이터 래치 회로(39)의 래치 신호가 테스트 레지스터(16)의 출력 신호(TRG0)로서 테스트 제어 회로(14)에 공급된다. 출력 신호(TRG0)는 기록 데이터(WDB0)에 대하여 논리 레벨을 반전한 신호가 된다. 즉, 기록 데이터(WDB0)가 L 레벨인 경우에, H 레벨의 출력 신호(TRG0)가 출력된다.
테스트 활성화 신호(TESTM)가 L 레벨인 경우에는 PMOS 트랜지스터(Tp1)가 온으로 되고, 또한, 제어 신호(RGT0)가 L 레벨로 되기 때문에, NMOS 트랜지스터(Tn1)가 오프로 된다. 따라서, 테스트 활성화 신호(TESTM)가 L 레벨인 경우, 데이터 래치 회로(39)의 입력 신호가 항상 H 레벨이 되어, 데이터 래치 회로(39)로부터 출력되는 출력 신호(TRG0)는 L 레벨이 된다.
도 5에 도시하는 바와 같이, 테스트 모드 선택 회로(41)에는 테스트 레지스터(16)의 출력 신호(TRG0, TRG1)가 공급된다. 테스트 모드 선택 회로(41)에 있어서, 제1 NAND 회로(42)의 한 쪽의 입력 단자에는 신호(TRG0)가 공급되고, 제1 NAND 회로(42)의 다른 쪽의 입력 단자에는 신호(TRG1)가 공급된다. 제1 NAND 회로(42)의 출력 신호가 인터버 회로(43)를 통해 테스트 모드 선택 신호(TWLL)로서 테스트 모드 선택 회로(41)로부터 출력된다.
제2 NAND 회로(44)의 한 쪽의 입력 단자에는 신호(TRG0)를 인버터 회로(45)를 통해 반전한 신호(TRGB0)가 공급되고, 제2 NAND 회로(44)의 다른 쪽의 입력 단자에는 신호(TRG1)가 공급된다. 제2 NAND 회로(44)의 출력 신호는 인버터 회로(46)를 통해 테스트 모드 선택 신호(TAC)로서 테스트 모드 선택 회로(41)로부터 출력된다.
또한, 제3 NAND 회로(47)의 한 쪽의 입력 단자에는 신호(TRG0)가 공급되고, 제3 NAND 회로(47)의 다른 쪽의 입력 단자에는 신호(TRG1)를 인버터 회로(48)를 통해 반전한 신호(TRGB1)가 공급된다. 제3 NAND 회로의 출력 신호가 인버터 회로(49)를 통해 테스트 모드 선택 신호(TMRW)로서 테스트 모드 선택 회로(41)로부터 출력된다.
따라서, 각 신호(TRG0, TRG1)가 H 레벨인 경우, 테스트 모드 선택 신호(TWLL)가 H 레벨이 되고, 다른 선택 신호(TAC, TMRW)는 L 레벨이 된다. 또한, 신호(TRG0)가 L 레벨, 신호(TRG1)가 H 레벨인 경우, 테스트 모드 선택 신호(TAC)는 H 레벨이 되고, 다른 선택 신호(TWLL, TMRW)는 L 레벨이 된다. 또한, 신호(TRG0)가 H 레벨, 신호(TRG1)가 L 레벨인 경우, 테스트 모드 선택 신호(TMRW)는 H 레벨이 되고, 다른 선택 신호(TWLL, TAC)는 L 레벨이 된다.
도 8에 도시하는 바와 같이, 각 테스트 모드 선택 신호(TAC, TMRW, TWLL)는 매크로 I/O 선택기(17)(17a, 17b)에 공급된다. 매크로 I/O 선택기(17)에는 4개의 아날로그 스위치(51∼54)가 설치되어 있고, 선택 신호(TAC, TMRW, TWLL)에 기초해서,아날로그 스위치(51∼54) 중 어느 것이 온으로 된다. 이에 따라, 복수의 내부 신호[내부 회로(13)에서 매크로 메모리(11) 외부로의 출력 신호] 또는 외부 신호[매크로 메모리(11) 외부에서 내부 회로(13)로의 입력 신호] 중의 하나가 선택된다.
도 9는 아날로그 스위치(51)의 구체적인 회로 구성이다. 아날로그 스위치(51)에는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 트랜스퍼 게이트(60)와, 인버터 회로(61, 62)가 설치되어 있다. 테스트 모드 선택 신호(TAC)는 인버터 회로(61)를 통해 트랜스퍼 게이트(60)의 PMOS 트랜지스터의 게이트에 공급되는 동시에, 인버터 회로(61) 및 인버터 회로(62)를 통해 트랜스퍼 게이트(60)의 NMOS 트랜지스터의 게이트에 공급된다.
따라서, 테스트 모드 선택 신호(TAC)가 H 레벨인 경우에 트랜스퍼 게이트(60)가 온[아날로그 스위치(51)가 온]으로 된다. 이에 따라, 데이터 버스(RDB)의 신호(데이터 버스를 흐르는 전류값)가 출력 신호(RANAOUT)로서 매크로 메모리(11) 외부로 출력되어, 메모리 셀에 흐르는 전류를 측정하는 시험이 실시된다.
다른 아날로그 스위치(52∼54)도 도 9의 아날로그 스위치(51)와 같은 식의 회로 구성이다. 즉, 테스트 모드 선택 신호(TMRW)가 H 레벨인 경우, 아날로그 스위치(52)가 온으로 됨으로써, 매크로 메모리(11) 외부로부터의 입력 신호(RANAIN)가 테스트용 기준 셀에 있어서의 부유 게이트의 전압을 설정하기 위한 설정 신호로서 내부 회로(13)에 공급된다.
테스트 모드 선택 신호(TWLL)가 H 레벨인 경우, 아날로그 스위치(53)가 온으로 됨으로써, 내부 회로(13)에서의 오실레이터의 발진 신호(OSC)가 출력 신호(RANAOUT)로서 매크로 메모리(11) 외부로 공급된다.
아날로그 스위치(54)를 온으로 하기 위한 제어 신호는 NOR 회로(56), NAND 회로(57) 및 인버터 회로(58)에 의해 생성된다. 자세하게는, NOR 회로(56)의 제1∼제3 입력 단자에는 테스트 모드 선택 신호(TAC, TMRW, TWLL)가 각각 공급되고 있다. NOR 회로(56)의 출력 신호는 NAND 회로(57)의 제1 입력 단자에 공급되고, NAND 회로(57)의 제2 입력 단자에는 테스트 활성화 신호(TESTM)가 공급된다. NAND 회로(57)의 출력 신호가 인버터 회로(58)를 통해 반전되어, 아날로그 스위치(54)의 제어 신호로서 공급되고 있다.
따라서, 테스트 모드 선택 신호(TAC, TMRW, TWLL)가 전부 L 레벨이며, 또한 테스트 활성화 신호(TESTM)가 H 레벨인 경우, 아날로그 스위치(54)가 온으로 된다. 이에 따라, 내부 회로(13)에 있어서의 센스 앰프에 흐르는 기준 전류(ISREF)가 출력 신호(RANAOUT)로서 매크로 메모리(11) 외부로 출력된다.
매크로 I/O 선택기(17)에 있어서, 테스트 활성화 신호(TESTM)가 인버터 회로(59)를 통해 NMOS 트랜지스터(Tn11, Tn12)의 게이트에 입력된다. 테스트 활성화 신호(TESTM)가 L 레벨인 경우, 트랜지스터(Tn11)가 온으로 되어 입력 신호(RANAIN)가 접지 레벨로 되고, 트랜지스터(Tn12)가 온으로 되어 출력 신호(RANAOUT)가 접지 레벨로 된다.
매크로 메모리(11)의 시험 방법은 다음의 제1∼제3 단계를 포함한다.
즉, 제1 단계에서는, 도시하지 않은 시험 장치가 테스트 엔트리 단자(20)에 고전압의 테스트 엔트리 신호(RTE)를 공급한다. 테스트 엔트리 신호(RTE)는 매크로 메모리(11)에 있어서의 테스트 제어 회로(14)에 공급된다. 여기서, 테스트 제어부(14)는 테스트 엔트리 검출 회로(31)에 있어서 고전압의 테스트 엔트리 신호(RTE)의 입력을 검출하면, 테스트 활성화 신호(TESTM)를 테스트 코드 기록 회로(15) 및 테스트 레지스터(16)에 공급한다. 테스트 활성화 신호(TESTM)에 의해, 테스트 레지스터(16)에 대한 테스트 코드의 기록이 가능하게 된다.
제2 단계에서는, 판독/기록 동작 제어 회로(12)의 기록 동작에 의해, 테스트 레지스터(16)에 테스트 코드를 기록한다. 이 때, 논리부로부터의 입력 신호에 포함되는 어드레스에 기초해서, 기록해야 하는 테스트 레지스터(16)가 지정되어, 입력 신호에 포함되는 데이터가 테스트 코드로서 테스트 레지스터(16)에 기억된다.
제3 단계에서는, 테스트 레지스터(16)의 출력 신호(TRG0, TRG1)를 테스트 제어 회로(14)의 테스트 모드 선택 회로(41)가 디코딩하여, 테스트 모드를 선택한다. 테스트 제어 회로(14)는 선택한 테스트 모드에 따른 선택 신호(TAC, TMRW, TWLL)를 출력한다. 이들 선택 신호에 기초해서, 매크로 I/O 선택기(17a, 17b)가 복수의 신호 중 어느 것을 선택한다. 또한, 스위치(21a, 21b)가, 매크로 I/O 선택기(17a, 17b)와 외부 단자(22a, 22b)를 접속함으로써, 매크로 메모리(11)에 있어서의 원하는 동작 시험이 실시된다.
시험시에는, 논리부로부터 입력 신호(어드레스/데이터/커맨드)가 적절하게 공급됨으로써, 매크로 메모리(11)가 액세스된다. 구체적으로는, 데이터의 기록 커맨드 또는 판독 커맨드와, 이들 커맨드에 대응하는 어드레스 및 데이터가 공급되어, 내부 회로(13)로부터 원하는 내부 신호(판독 데이터를 포함함)가 매크로 I/O 선택기(17)를 통해 출력된다.
본 실시형태의 반도체 장치는 하기의 이점을 갖는다.
(1) 테스트 레지스터(16)가 매크로 메모리(11)의 레지스터 영역에 설치되어, 다른 레지스터 영역을 액세스하는 경우와 마찬가지로 테스트 레지스터(16)에 테스트 코드를 기록할 수 있다. 즉, 테스트 레지스터(16)의 기록을 하는 경우, 논리부로부터 매크로 메모리(11)에 어드레스/데이터/커맨드를 공급하기 위해서 사용되는 인터페이스는 다른 레지스터에 액세스하는 경우와 동일하다. 이 경우, 테스트 레지스터(16)에 테스트 코드를 기록하기 위한 처리 시간은 짧다. 따라서, 간소한 구성으로 매크로 메모리(11)의 시험 시간을 단축할 수 있어, 시험을 위한 회로 면적의 증가를 억제할 수 있다.
(2) 매크로 메모리(11)에 있어서, 테스트 레지스터(16)의 출력 신호(레지스터 신호)(TRG0, TRG1)를 디코딩하기 위한 테스트 모드 선택 회로(41)가 설치되어, 테스트 레지스터(16)의 테스트 코드에 따른 테스트 모드 선택 신호(TMRW, TAC, TWLL)가 테스트 모드 선택 회로(41)로부터 출력된다. 이와 같이 하면, 논리부에는 매크로 메모리(11)의 시험을 실시하기 위해서, 테스트용의 커맨드를 디코딩하는 기능 등을 마련할 필요가 없어, 새로운 커맨드 발생을 위한 시퀀스가 불필요하게 된다. 구체적으로는, 데이터의 출력이 필요하게 되는 시험에서는 판독 커맨드를 사용하고, 데이터의 입력이 필요한 시험에서는 기록 커맨드를 사용함으로써, 시험을 위한 새로운 커맨드의 추가가 불필요하게 된다.
(3) 테스트 모드 선택 회로(41)로부터 출력되는 테스트 모드 선택 신호(TAC, TMRW, TWLL)에 기초해서, 복수의 내부 신호 중 어느 것을 선택하여 출력하는 매크로 I/O 선택기(17a, 17b)가 설치되어 있다. 매크로 메모리(11)의 외부에는 매크로 메모리(11)의 신호와 논리부의 신호 중 어느 한 쪽을 선택하는 스위치(21a, 21b)가 설치되어 있다. 이와 같이, 매크로 I/O 선택기(17a, 17b) 및 스위치(21a, 21b)를 설치함으로써, 매크로 메모리(11)의 시험에 필요하게 되는 신호의 입출력을 외부 단자(22a, 22b)를 통해 행할 수 있다. 외부 단자(22a, 22b)는 논리부와 매크로 메모리(11)와 공통으로 사용되기 때문에, 시험을 하기 위해서 필요하게 되는 외부 단자(22)의 증가를 억제할 수 있다.
(4) 테스트 엔트리 신호(RTE)는 매크로 메모리(11)의 동작 전압보다 높은 전압을 갖고, 매크로 메모리(11)의 테스트 엔트리 검출 회로(31)가 테스트 엔트리 신호(RTE)의 공급을 검출했을 때, 테스트 활성화 신호(TESTM)가 테스트 코드 기록 회로(15) 및 테스트 레지스터(16)에 공급된다. 테스트 활성화 신호(TESTM)에 의해, 테스트 레지스터(16)에 대한 테스트 코드의 기록이 가능해진다. 이와 같이 하면, 테스트 레지스터(16)의 오기록을 확실하게 방지할 수 있다.
상기 실시형태는 다음에 나타낸 바와 같이 변경할 수도 있다.
·테스트 엔트리 검출 회로(31)를 매크로 메모리(11)의 외부에 설치하더라도 좋다. 이 경우에는, 테스트 엔트리 검출 회로(31)의 테스트 활성화 신호(TESTM)를 매크로 메모리(11)의 각 회로(15, 16)에 공급하도록 한다.
·테스트 레지스터(16)에 기억되는 데이터에 대해서, 각 비트의 데이터를, 디코딩하지 않고서 테스트 모드 선택 신호로서 그대로 출력하여도 좋다. 실시형태와 같이, 테스트 코드를 디코딩하는 것은 한정된 기억 영역인 테스트 레지스터(16)에 복수 종류의 테스트 모드를 기억할 수 있기 때문에, 실용상 바람직하다.
·불휘발성의 메모리 영역에 테스트 코드를 기억하도록 하더라도 좋다. 이 경우, 전원이 차단되더라도 테스트 코드를 유지할 수 있다. 따라서, 전원의 차단이 필요하게 되는 테스트 모드에 있어서, 테스트 코드의 재기록 처리가 불필요하게 되기 때문에, 시험 시간을 단축할 수 있다.

Claims (24)

  1. 논리부와 메모리부를 혼재하여, 테스트 모드를 갖는 반도체 장치로서,
    상기 메모리부는,
    상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 입력 신호에 따라서, 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로와,
    상기 동작 제어 회로에 접속되고, 상기 어드레스에 의해 선택 가능한 상기 메모리부의 기억 영역에 설치되어, 상기 테스트 모드를 선택하기 위한 데이터를 저장하는 테스트용 기억 회로와,
    상기 동작 제어 회로 및 테스트용 기억 회로에 접속되고, 상기 입력 신호에 따라서 상기 동작 제어 회로로부터 공급되는 기록 커맨드에 응답하여, 상기 테스트용 기억 회로에 대한 데이터 기록을 허가하기 위한 제어 신호를 생성하는 기록 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 메모리부는 레지스터 영역 및 메모리 영역을 갖고,
    상기 동작 제어 회로는 상기 입력 신호에 따라서 상기 메모리부의 레지스터 영역 및 메모리 영역을 액세스하고,
    상기 테스트용 기억 회로는 상기 레지스터 영역에 설치되는 테스트 레지스터이며, 상기 테스트 모드를 선택하기 위해서 코드화된 테스트 코드를 저장하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 테스트 레지스터에 접속되어, 상기 테스트 레지스터의 테스트 코드를 디코딩함으로써, 테스트 모드 선택 신호를 생성하는 테스트 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 테스트 제어 회로에 접속되어, 상기 테스트 모드 선택 신호에 따라서, 복수의 내부 신호 중 어느 하나를 선택하는 I/O 선택기를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 I/O 선택기에 접속되어, 상기 선택기에 의해 선택되는 신호와 상기 논리부의 신호의 어느 한 쪽을 선택하는 스위치를 더 구비하고,
    상기 I/O 선택기는 상기 스위치를 통해 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 테스트 제어 회로는 상기 메모리부의 외부에 설치된 테스트 엔트리 단자로부터 테스트 엔트리 신호를 수신하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 테스트 엔트리 신호는 상기 메모리부의 동작 전압보다 높은 전압을 갖고,
    상기 테스트 제어 회로는 고전압의 테스트 엔트리 신호를 검출하기 위한 검출 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 검출 회로는 상기 테스트 엔트리 신호를 검출했을 때, 테스트 활성화 신호를 생성하여, 테스트 활성화 신호를 상기 테스트 레지스터에 공급하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 메모리부는 불휘발성의 메모리 영역을 포함하며,
    상기 동작 제어 회로는 상기 입력 신호에 따라서 상기 메모리부의 불휘발성의 메모리 영역을 액세스하고,
    상기 테스트용 기억 회로는 상기 불휘발성의 메모리 영역에 설치되는 것을 특징으로 하는 반도체 기억 장치.
  10. 테스트 모드를 갖는 단일칩의 반도체 장치에 논리부와 함께 혼재되는 매크로 메모리로서,
    레지스터 영역 및 메모리 영역과,
    상기 레지스터 영역 및 메모리 영역을 액세스하기 위해서 상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 인력 신호에 따라서, 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로와,
    상기 동작 제어 회로에 접속되고, 상기 어드레스에 의해 선택 가능한 레지스터 영역에 설치되어, 상기 테스트 모드를 선택하기 위한 테스트 코드를 저장하는 테스트 레지스터와,
    상기 동작 제어 회로 및 테스트 레지스터에 접속되어, 상기 입력 신호에 따라서, 상기 동작 제어 회로로부터 공급되는 기록 커맨드에 응답하여, 상기 테스트 레지스터에 대한 데이터 기록을 허가하는 제어 신호를 생성하는 기록 회로를 구비한 것을 특징으로 하는 매크로 메모리.
  11. 논리부와, 메모리부로서, 상기 논리부로부터 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로를 포함하는 메모리부를 혼재한 반도체 장치의 시험 방법으로서,
    테스트 엔트리 단자에서 상기 메모리부로 테스트 엔트리 신호를 공급하는 제1 단계와,
    상기 어드레스에 의해 선택 가능한 기억 영역에 설치된 테스트 레지스터에, 상기 동작 제어 회로의 기록 동작에 따라서 상기 데이터를 기록하는 제2 단계와,
    상기 테스트 레지스터에 기록된 데이터에 따라서, 테스트 모드를 선택하여 상기 메모리부를 시험하는 제3 단계를 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  12. 제11항에 있어서, 상기 테스트 엔트리 신호는 상기 메모리부의 동작 전압보다 높은 전압을 갖고,
    상기 제1 단계는 고전압의 테스트 엔트리 신호를 검출하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  13. 제11항에 있어서, 상기 제2 단계에서, 상기 테스트 레지스터에 기록하는 데이터는 코드화된 테스트 코드이며,
    상기 제3 단계는 상기 코드화된 테스트 코드를 디코딩하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  14. 제11항에 있어서, 상기 제2 단계는 상기 테스트 레지스터를 지정하기 위한 상기 어드레스를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  15. 제11항에 있어서, 상기 제2 단계는 상기 테스트 레지스터에 저장하기 위한 상기 데이터를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  16. 제11항에 있어서, 상기 제2 단계는 상기 동작 제어 회로로부터 공급되는 기록 커맨드에 응답하여, 상기 테스트 레지스터에 대한 상기 데이터 기록을 허가하기 위한 제어 신호를 생성하여, 상기 제어 신호를 상기 테스트 레지스터에 공급하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  17. 제11항에 있어서, 상기 제3 단계는 상기 메모리부를 액세스하기 위한 기록 커맨드 또는 판독 커맨드를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  18. 제11항에 있어서, 상기 제3 단계는 상기 메모리부를 액세스하기 위한 어드레스 및 데이터를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  19. 제11항에 있어서, 상기 제3 단계는 상기 테스트 레지스터에 기록된 데이터에 따라서, 복수의 내부 신호 중 어느 것을 선택하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  20. 제19항에 있어서, 상기 제3 단계는 상기 선택된 내부 신호와 상기 논리부로부터 공급되는 신호의 어느 한 쪽을 선택하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 시험 방법.
  21. 논리부와, 기억 영역을 갖고, 상기 논리부로부터 어드레스 및 데이터를 수신하는 메모리부를 혼재한 반도체 장치를 시험하기 위한 테스트 모드를 선택하는 방법으로서,
    상기 메모리부의 기억 영역에, 상기 어드레스에 의해 지정되는 테스트 레지스터를 설치하는 단계와,
    상기 메모리부에 테스트 엔트리 신호를 공급하는 단계와,
    상기 테스트 엔트리 신호에 대응하여, 상기 어드레스에 의해 상기 테스트 레지스터를 지정하는 단계와,
    상기 테스트 엔트리 신호에 대응하여, 상기 테스트 레지스터에 상기 테스트 모드를 선택하기 위한 데이터를 기록하는 단계와,
    상기 테스트 레지스터에 기록된 데이터에 따라 상기 테스트 모드를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 모드를 선택하는 방법.
  22. 제21항에 있어서, 상기 데이터를 기록하는 단계는 코드화된 테스트 코드 데이터를 상기 테스트 레지스터에 기록하는 것을 포함하며,
    상기 테스트 모드를 선택하는 단계는 상기 코드화된 테스트 코드 데이터를 디코딩하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 모드를 선택하는 방법.
  23. 제21항에 있어서, 상기 테스트 엔트리 신호는 상기 메모리부의 동작 전압보다 높은 전압을 갖고,
    상기 고전압의 테스트 엔트리 신호를 검출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 테스트 모드를 선택하는 방법.
  24. 제21항에 있어서, 상기 메모리부는 상기 논리부로부터 상기 어드레스, 데이터, 커맨드를 포함하는 입력 신호를 수신하여, 상기 데이터의 판독/기록 동작을 실행하는 동작 제어 회로를 포함하고,
    상기 데이터를 기록하는 단계는 상기 동작 제어 회로의 기록 동작에 따라서 상기 데이터를 기록하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 모드를 선택하는 방법.
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