JP2005173896A - 半導体集積回路 - Google Patents

Abstract

【課題】 システムオンチップの場合でも、個別のチップを組み合わせた場合と同等の観測性・制御性をもつ半導体集積回路を提供する。
【解決手段】 プロセッサ１０１は、システムバス１１０を介してセレクタ１０３と接続する。前記セレクタは前記プロセッサと接続する一方で、バス１１１を介してモニタ出力／プロセッサ信号制御回路１０２と接続し、更に制御回路１０４と接続している。前記セレクタはシステムバスのセレクタであり、通常使用時には前記プロセッサと前記制御回路を接続するが、該半導体集積回路の開発やデバッグ時には、前記プロセッサと切り離して、代わりに端子１０９からの信号によって前記制御回路を接続させるようになっている。また、前記モニタ出力／プロセッサ信号制御回路は、前記プロセッサの代わりに端子１０９からの信号を前記セレクタに供給し、前記システムバスをマルチプレクスして、端子１０９にモニタ出力する。また、入力端子１１２からの入力信号により、出力バッファ１０７をディセーブルにして、ＡＳＩＣ外部からＯＣ制御が可能である。
【選択図】 図１

Description

本発明は、電化製品や工業製品に用いられる半導体集積回路に関する。

近年、半導体集積回路として、プロセッサなどのシステムを構成する要素を１つのチップ上に構成した「システムオンチップ」、或いは特定の用途のために設計されたＬＳＩである「ＡＳＩＣ」（Application Specific Integrated Circuit ）等が知られていて、用いられている。
例えば、ＡＳＩＣは、プリント基盤をＡＳＩＣ化することで、小型化、消費電力の低減化等、種々のメリットがある。

近年の電化製品や工業製品の多くは、各部品が電気的な制御により駆動するために半導体集積回路を用いていて、半導体集積回路は必要不可欠な存在である。そのため、半導体集積回路の製造においては、製品出荷の前に、十分に計画されたテストを実施し、不良が見つかったらデバッグ（誤りを見つけて対策すること）を行い、不良箇所を修正し、改良しなければならない。
しかしながら、システムオンチップ、或いはＡＳＩＣは、プロセッサのシステム・バスがチップ外部に出ることなく内部接続されているため、プロセッサの動作状態を認識することが困難となり、システムのデバッグが難しくなっている。

このような問題を解決する従来の技術として、例えば、コンピュータシステムのトレース情報を圧縮する方法と、コンピュータシステムのトレース情報の回復方法に関する発明がある。
この発明によれば、プロセッサの動作に影響を与えることなく、プロセッサ動作のトレースを行うことが可能となる（特許文献１参照）。

また、例えば、トレース用メモリをターゲットチップ内部に持たせる場合において、トレース用メモリの小容量化を実現し、高速なＬＳＩに対してのリアルタイムトレースを実現できるように、トレース用メモリへ記憶させるべきトレース情報の圧縮方法を工夫したトレースメモリ内蔵のプロセッサに関する発明がある（特許文献２参照）。
特開２００１−１４７８３３号公報 特開平１１−３５３２０５号公報

しかしながら、従来の技術では、トレース情報を記憶するためのＦＩＦＯ（First In First Out）が満杯になる場合がある。
このような場合、いくつかのモードを設けているが、プロセッサの動作に影響を与えることなく、完全にトレースするということはできない。
したがって、不具合を再現させることができなくなり、解析が行えなくなってしまうという問題がある。

また、半導体集積回路の設計において、従来は、ニーズに応えるために、処理目的に応じた専用の半導体集積回路を設計することが多かった。しかしながら、現在では、設計のノウハウも充実し、またそのノウハウを生かすために、異なる目的の半導体集積回路であっても、できる限り共通な部分（共通なユニット）を再利用して、新しい半導体集積回路を設計するのが、現在の主流である。
また、半導体集積回路のテストにおいては、プロセッサ等の演算回路や制御回路、あるいは入出力端子等の構成ユニットの単体のテストだけでなく、これらの構成ユニット間の統合的なテストも行わなければならない。そのため、構成ユニットが１つ増える度に、テスト項目が指数関数的に増大するという問題もあるので、半導体集積回路を設計する際には、できる限り単純な構成のものを設計するのが好ましい。

このような半導体集積回路の設計における共通化・単純化の利点は、全く新しいアイデアを生み出す必要が無くなるため、設計に要する時間が短縮される点がある。
また、単純な構成の回路であれば、設計工程、製造工程、テスト工程などの一連の製造工程で、製造期間の短縮を図ることが可能だという点である。
更には、既に用いられているユニットを用いれば、テストを通過した信頼性の高いユニットを利用するため、テスト工程が短縮されるという点である。
これらの効果から、最終的には、半導体集積回路の製造のコスト削減に繋がる。

本発明は上記事情を鑑みてなされたものであり、システムオンチップの場合でも、個別のチップを組み合わせて構成した場合と同レベルの観測性・制御性を有する半導体集積回路を提供することを目的とする。

前記課題を解決するために、請求項１記載の発明は、プロセッサを組み込んだＡＳＩＣ（Application Specific Integrated Circuit ）を有し、更に、前記プロセッサのアクセス要求アドレス、ライトデータ、リードデータの信号を多重化する多重化手段と、前記データ多重化手段にて多重化された信号を前記ＡＳＩＣの外部へ出力する外部出力手段とを有することを特徴とする。

請求項２記載の発明は、前記外部出力手段を、前記プロセッサの代わりにプロセッサ以外のＡＳＩＣを動作させるための信号を入力信号として入力する入力手段と兼用する入出力兼用手段を有することを特徴とする。

請求項３記載の発明は、前記入力信号は、前記プロセッサの信号よりも信号線数が少ないことを特徴とし、更に、一部の信号を複数の意味合いの信号に兼用させる信号兼用手段を有することを特徴とする。

請求項４記載の発明は、前記外部出力手段の出力可否を前記ＡＳＩＣの外部から制御する制御手段を有することを特徴とする。

本発明によれば、プロセッサを組み込んだＡＳＩＣ（Application Specific Integrated Circuit ）を有し、更に、前記プロセッサのアクセス要求アドレス、ライトデータ、リードデータの信号を多重化する多重化手段と、前記データ多重化手段にて多重化された信号を前記ＡＳＩＣの外部へ出力する外部出力手段とを有することにより、個別のチップを組み合わせて構成していた場合と同レベルの観測性を提供することが可能となる。また、このための出力信号は、マルチプレクス出力としているので、端子数の増加を抑えることが可能となる。

本発明に係る半導体集積回路は、プリンタや複写機などの画像形成装置における画像処理のためのユニットで高画質データ（情報量の多いデータ）を処理するための半導体集積回路であり、該半導体集積回路の製造、特にテスト工程において、デバッグ等の効率を向上させることを主たる目的としている。
しかしながら、プロセッサを半導体集積回路に取り込み、システムバスがチップ内部のみにて他の機能ユニットと接続される半導体集積回路全般にも、応用が可能である。

次に、添付図面を参照しながら、本発明について説明する。
図１は、本発明の一実施例である半導体集積回路の内部構成を示す図である。
１００は、半導体集積回路であり、本実施例の説明に問題ない範囲で、Ｉ／Ｏバッファ等、部分的に省略してある。
プロセッサ１０１は、システムバス１１０を介して、セレクタ１０３と接続してある。セレクタ１０３は、前記プロセッサ１０１と接続する一方で、バス１１１を介して、モニタ出力／プロセッサ信号制御回路１０２と接続し、更に制御回路１０４と接続している。
セレクタ１０３は、システムバスのセレクタであり、通常使用時には、プロセッサ１０１と制御回路１０４を接続するが、該半導体集積回路の開発やデバッグ時には、プロセッサ１０１と切り離して、代わりに端子１０９からの信号によって制御回路１０４を接続させるようになっている。これによって、プロセッサ１０１を動作させることなく、制御回路１０４を動作させることが可能となり、デバッグ等の効率アップを図ることが可能である。

モニタ出力／プロセッサ信号制御回路１０２は、前記プロセッサ１０１の代わりに端子１０９からの信号をセレクタ１０３に供給する働きと、システムバス１１０をマルチプレスク（多重化）して、端子１０９にモニタ出力する働きを有する。また、入力端子１１２からの入力信号により、出力バッファ１０７をディセーブルにして、ＡＳＩＣ外部からＯＣ制御が可能な構成としている。

１０４は制御回路であり、プロセッサ１０１からの要求に応じて動作を行う。
ＲＡＭＣ１０５は、制御回路１０４を介して要求された要求に応じて、内部に持つＲＡＭのライト／リードを行う。
１０６は、外部インターフェースコントローラであり、制御回路１０４を介して要求された要求に応じて、チップ外部との汎用インターフェースを行う。

図２、図３は、マルチプレクスしたデータをチップ外部にモニタ出力する様子を示した図である。
図２において、ａｄｄｒは、プロセッサの要求アドレスを示すアドレスバスである。
ｂｅｎ＿ｎは、バイトイネーブル信号を示す。
ｓｉｚｅは、アクセス要求サイズで、１の場合２ワード、０の場合１ワードを意味する。
ｒｄ＿ｎは、リードアクセス要求を示す。
ｗｒ＿ｎは、ライトアクセス要求を示す。
ｎｅｗ＿ｃｙｃｌｅは、新規アクセス要求を示す信号である。
ａｃｋ＿ｎは、プロセッサに対して、アクセス要求に対する応答を示すアクノリッジである。
ｅｒｒ＿ｎは、プロセッサに対して、リードアクセス要求時に、エラーが発生したことを示す信号である。
ｒｄは、リードデータバスである。
ｗｄは、ライトデータバスである。

図３は、モニタ出力信号を示している。
ｍｎ＿ａｄは、マルチプレクスされたアドレスデータバスである。
ｍｎ＿ｃｍｄは、ｍｎ＿ａｄに現在示されている情報内容を示すコマンドバスである。
エンコード方法は、本図を参照のこと。
ｍｎ＿ｖａｌｉｄは、ｍｎ＿ａｄ、ｍｎ＿ａｍｄが現在有効な内容であることを示す。
なお、「（信号名）＿ｎ」というように「＿ｎ」で終わっている信号は、アルティブ・ローであることを示す。

以降、図２、図３において、ｃｌｋの上に示す数値を元に説明する。
１クロック目から、
ａｄｄｒ＝ｒａ００，
ｂｅｎ＿ｎ＝００００，
ｒｄ＿ｎ＝０，
ｓｉｚｅ＝１
とし、ｎｅｗ＿ｃｙｃｌｅを１クロック分１とすることで、プロセッサは、２ワードのリード要求を発行する。

これに対して制御回路は、３クロック目に、ｒｄ＝ｒｄ００をドライブし、ａｃｋ＿ｎ＝０として、リードデータの準備ができたことをプロセッサに示す。
ここでの例では、ｅｒｒ＿ｎ＝１であり、エラーなしを意味しているが、ａｃｋ＿ｎ＝０のタイミングでｅｒｒ＿ｎ＝０とすると、エラーを含むリードデータであることを意味する。
同様に、５クロック目に、ｒｄ＝ｒｄ０１をドライブし、ａｃｋ＿ｎ＝０として、リードデータの準備ができたことをプロセッサに示す。
前述の様に、ここでの例では、ｅｒｒ＿ｎ＝１であり、エラーなしを意味しているが、ａｃｋ＿ｎ＝０のタイミングでｅｒｒ＿ｎ＝０とすると、エラーを含むリードデータであることを意味する。
これにより、プロセッサから要求された２ワード分のリードアクセスが実行された。

そこで、プロセッサは、６クロック目から、
ａｄｄｒ＝ｗａ００，
ｂｅｎ＿ｎ＝００００，
ｗｄ＿ｎ＝０，
ｓｉｚｅ＝１，
ｗｄ＝ｗｄ００
として、ｎｅｗ＿ｃｙｃｌｅを１クロック分１とすることで、プロセッサは、２ワードのライト要求を発行する。
これに対し、制御回路は、７クロック目で、ａｃｋ＿ｎ＝０とし、ライト要求に対するアクノリッジを返している。これを受けプロセッサは、８クロック目に、ｗｄ＝ｗｄ０１として、２ワード目のライトデータを示す。制御回路は、この８クロック目でも、ａｃｋ＿ｎ＝０としているので、９クロック目では、２ワードのライト要求が終了する。

以上が、プロセッサバス上の情報の流れであるが、本発明では、以下の様に、これをマルチプレクス（多重化）して、モニタ出力するように構成している。
２クロック目では、モニタ制御回路は、ｎｅｗ＿ｃｙｃｌｅ＝１を検出し、新規アクセス要求が発生していることを認識する。そこで、ａｄｄｒバスから要求アドレス、ｂｅｎ＿ｎとｓｉｚｅから要求アクセスサイズ、ｒｄ＿ｎからリード要求であることを認識し、ｍｎ＿ａｄに要求アドレスｒａ００を、ｍｎ＿ｃｍｄに１１１（アドレス、リード、２ワードを意味する）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。
４クロック目で、ａｃｋ＿ｎ＝０を検出し、ｍｎ＿ａｄにリードデータｒｄ００、ｍｎ＿ｃｍｄに０００（データ、エラーなし、０固定）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。
その後、６クロック目で、ａｃｋ＿ｎ＝０を検出し、ｍｎ＿ａｄにリードデータｒｄ０１、ｍｎ＿ｃｍｄに０００（データ、エラーなし、０固定）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。

その後、７クロック目で、ｎｅｗ＿ｃｙｃｌｅ＝１を検出し、新規アクセス要求が発生していることを認識する。そこで、ａｄｄｒバスから要求アドレス、ｂｅｎ＿ｎとｓｉｚｅから要求アクセスサイズ、ｗｒ＿ｎからライト要求であることを認識し、ｍｎ＿ａｄに要求アドレスｗａ００を、ｍｎ＿ｃｍｄに１０１（アドレス、ライト、２ワードを意味する）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。
８クロック目で、ａｃｋ＿ｎ＝０を検出し、ｍｎ＿ａｄにライトデータｗｄ００、ｍｎ＿ｃｍｄに０００（データ、エラーなし、０固定）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。
その後、９クロック目で、ａｃｋ＿ｎ＝０を検出し、ｍｎ＿ａｄにライトデータｗｄ０１、ｍｎ＿ｃｍｄに０００（データ、エラーなし、０固定）を示し、ｍｎ＿ｖａｌｉｄ＿ｎ＝０とする。
以上により、プロセッサのシステムバス内容をチップ外部にモニタ出力する。

図４、図５は、ＡＳＩＣ内部のプロセッサの代わりに、ＡＳＩＣ外部から信号を入力し、プロセッサ以外のＡＳＩＣを動作させる様子を示した図である。
図４において、ａｄｄｒは、プロセッサの要求アドレスを示すアドレスバスである。
ｂｅｎ＿ｎは、バイトイネーブル信号である。
ｓｉｚｅは、アクセス要求サイズで、１の場合２ワード、０の場合１ワードを意味する。
ｒｄ＿ｎは、リードアクセス要求を示す。
ｗｒ＿ｎは、ライトアクセス要求を示す。
ｎｅｗ＿ｃｙｃｌｅは、新規アクセス要求を示す信号である。
ａｃｋ＿ｎは、プロセッサに対して、アクセス要求に対する応答を示すアクノリッジである。
ｅｒｒ＿ｎは、プロセッサに対して、リードアクセス要求時に、エラーが発生したことを示す信号である。
ｒｄは、リードデータバスを示す。
ｗｄは、ライトデータバスを示す。

図５では、デバッグのための入力信号を示している。
但し、ｍｎ＿ａｄ、ｍｎ＿ｃｍｄ、ｍｎ＿ｖａｌｉｄ＿ｎは、双方向信号となっており、ｍｎ＿ｏｅ＿ｎ＝０の場合、図２、図３で説明した信号内容を出力する。
なお、一番最後のｍｎ＿ｔｅｓｔｍｏｄｅは、ＡＳＩＣ内部のプロセッサコアを使用するかどうかを制御する入力信号であり、１の場合、ＡＳＩＣ内部のプロセッサコアを使用しないモードとなる。
ここでは、ｍｎ＿ｔｅｓｔｍｏｄｅ＝１の場合について説明する。
ｍｎ＿ａｄは、要求アドレス、ライトデータの入力に使用し、ｍｎ＿ｏｅ＿ｎ＝０にして、ここからリードデータを出力することができる。
ｍｎ＿ｃｍｄは、実行アクセス内容をエンコードして示す。エンコード方法は、図２、図３に示した内容と同じである。
ｍｎ＿ｖａｌｉｄ＿ｎは、ｓｉｚｅ信号（アクセス要求のサイズが２ワードか１ワードかを示す）入力に使用し、また、ｍｎ＿ｏｅ＿ｎ＝０にしてここからｍｎ＿ｂａｌｉｄ＿ｎを出力することができる。
ｍｎ＿ｏｅ＿ｎは、出力バッファのＯＥ制御信号である。

まず、２クロック目で、ｍｎ＿ａｄにリード要求アドレス（ｒａ００）、ｍｎ＿ｃｍｄにコマンド（１１１）、ｍｎ＿ｖａｌｉｄ＿ｎ＝１、ｍｎ＿ｒｅａｄ＿ｎ＝０、ｍｎ＿ｏｅ＿ｎ＝１として、ｒａ００アドレスから２ワードリードを要求する。
３クロック目で、モニタ出力／プロセッサ信号制御回路が前記要求を受け、
ａｄｄｒ＝ｒａ００，
ｂｅｎ＿ｎ＝００００，
ｓｉｚｅ＝１，
ｒｄ＿ｎ＝０，
ｎｅｗ＿ｃｙｃｌｅ＝１
という信号を生成する。

４クロック目で、ｍｎ＿ｏｅ＿ｎ＝０として、ｍｎ＿ａｄ、ｍｎ＿ｃｍｄ、ｍｎ＿ｖａｌｉｄ＿ｎを出力に切りかえる。
５クロック目では、制御回路が要求のリードアクセスを実行し、ｒｄ＝ｒｄ００を出力し、ａｃｋ＿ｎ＝０とする。同時にこの時に、ｍｎ＿ａｄにｒｄ００、ｍｎ＿ｃｍｄにエラーなしのリードデータを示す０００、ｍｎ＿ｖａｌｉｄ＿ｎ＝０を出力する。
同様に、７クロック目で、制御回路が２ワード目のリードアクセスを実行し、ｒｄ＝ｒｄ０１を出力し、ａｃｋ＿ｎ＝０とする。同時にこの時に、ｍｄ＿ａｄにｒｄ０１、ｍｎ＿ｃｍｄにエラーなしのリードデータを示す０００、ｍｎ＿ｖａｌｉｄ＿ｎ＝０を出力する。

以上のようにして、ＡＳＩＣ外部からの入力信号により、リードアクセスが実行される。また、リードしたデータは、ＡＳＩＣ外部に出力され、直接値を確認することが可能である。
９クロック目からは、２ワードのライトアクセスの実行である。
ｍｎ＿ａｄ＝ｗａ００，
ｍｄ＿ｃｍｄ＝１０１，
ｍｄ＿ｒｅａｄ＿ｎ＝１
として２ワードのライトアクセスを要求する。
１０クロック目では、モニタ出力／プロセッサ信号制御回路が前記要求を受け、
ａｄｄｒ＝ｗａ００，
ｂｅｎ＿ｎ＝００００，
ｓｉｚｅ＝１，
ｗｒ＿ｎ＝０，
ｎｅｗ＿ｃｙｃｌｅ＝１
という信号を生成する。
このとき、ｍｄ＿ａｄ＝ｗｄ００，ｍｎ＿ｃｍｄ＝０００として、１番目のライトデータを示す。
なお、このとき、本実施例では、ｗｄ（注１と示した部分）には有効なライトデータを示していないので注意が必要である。これは、アドレスとライトデータを同時に送れないためである。これは、通常このタイミングではライトデータを使用しないために、ここに制限を設けている。

１１クロック目では、モニタ出力／プロセッサ信号制御回路１０２は、ｍｎ＿ａｄから１ワード目のライトデータを受け取り、ｗｄにライトデータを示す。同時に、ｍｎ＿ａｄ＝ｗｄ０１、ｍｎ＿ｃｍｄ＝０００として、２ワード目のライトデータを示す。
１３クロック目では、モニタ出力／プロセッサ信号制御回路は、ａｃｋ＿ｎ＝０を認識し、ｍｎ＿ａｄから２ワード目のライトデータを受け取り、ｗｄにライトデータを示す。
１５クロック目では、モニタ出力／プロセッサ信号制御回路は、ａｃｋ＿ｎ＝０を認識し、ライトを完了させる。
以上のようにして、ＡＳＩＣ外部からの入力信号により、ライトアクセスが実行される。

（効果）
以上の説明から明らかなように、プロセッサを組み込んだＡＳＩＣ（Application Specific Integrated Circuit ）を有し、更に、前記プロセッサのアクセス要求アドレス、ライトデータ、リードデータの信号を多重化する多重化手段と、前記データ多重化手段にて多重化された信号を前記ＡＳＩＣの外部へ出力する外部出力手段とを有することにより、個別のチップを組み合わせて構成していた場合と同レベルの観測性を提供することが可能となる。また、このための出力信号は、マルチプレクス出力としているので、端子数の増加を抑えることが可能となる。

また、前記外部出力手段を、前記プロセッサの代わりにプロセッサ以外のＡＳＩＣを動作させるための信号を入力信号として入力する入力手段と兼用する入出力兼用手段を有することにより、端子数の増加を抑えることが可能となる。

また、前記入力信号は、前記プロセッサの信号よりも信号線数が少ないことを特徴とし、更に、一部の信号を複数の意味合いの信号に兼用させる信号兼用手段を有することにより、モニタリングだけでなく、個別のチップを組み合わせて構成していた場合と同レベルの制御性で、プロセッサ以外のＡＳＩＣを動作させてのデバッグが行える。しかも端子を兼用させているため、この機能を設けることによる端子数の増加を抑えることが可能となる。

また、前記外部出力手段の出力可否を前記ＡＳＩＣの外部から制御する制御手段を有することにより、ハード的に固定のタイミングで出力イネーブルが切り替わるわけではなく、任意のタイミングで切り替えることが可能となる。

半導体集積回路の内部構成を示す図である。 マルチプレクスしたデータをチップ外部にモニタ出力する様子を示した図である（その１）。 マルチプレクスしたデータをチップ外部にモニタ出力する様子を示した図である（その２）。 ＡＳＩＣ外部から信号を入力し、プロセッサ以外のＡＳＩＣを動作させる様子を示した図である（その１）。 ＡＳＩＣ外部から信号を入力し、プロセッサ以外のＡＳＩＣを動作させる様子を示した図である（その２）。

符号の説明

１００ 半導体集積回路
１０１ プロセッサ
１０２ モニタ出力／プロセッサ信号制御回路
１０３ セレクタ
１０４ 制御回路
１０５ ＲＡＭＣ
１０６ 外部インターフェースコントローラ
１０７ 出力バッファ
１０９ 端子
１１０ システムバス
１１１ バス
１１２ 入力端子

Claims (4)

1. プロセッサを組み込んだＡＳＩＣ（Application Specific Integrated Circuit ）を有し、
   更に、前記プロセッサのアクセス要求アドレス、ライトデータ、リードデータの信号を多重化する多重化手段と、
   前記データ多重化手段にて多重化された信号を前記ＡＳＩＣの外部へ出力する外部出力手段とを有することを特徴とする半導体集積回路。
2. 前記外部出力手段を、前記プロセッサの代わりにプロセッサ以外のＡＳＩＣを動作させるための信号を入力信号として入力する入力手段と兼用する入出力兼用手段を有することを特徴とする請求項１記載の半導体集積回路。
3. 前記入力信号は、前記プロセッサの信号よりも信号線数が少ないことを特徴とし、
   更に、一部の信号を複数の意味合いの信号に兼用させる信号兼用手段を有することを特徴とする請求項２記載の半導体集積回路。
4. 前記外部出力手段の出力可否を前記ＡＳＩＣの外部から制御する制御手段を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。

Images