CN104714459B - 可编程控制器 - Google Patents

Abstract

可编程控制器具备执行控制程序的CPU、外部器件和FPGA接口处理部。FPGA接口处理部具备：通常接口处理电路部，对输入及输出信号进行中继，生成将写入数据输出到外部输入输出总线的第1比较定时信号和将读出数据输出到CPU总线的第2比较定时信号；比较电路部，通过第1比较定时信号，比较经CPU总线输出的第1写入数据和其被通常接口处理电路部处理后输出到外部输入输出总线的第2写入数据，判定是否一致，通过第2比较定时信号，比较经外部输入输出总线输入的第1读出数据和其被处理后输出到CPU总线的第2读出数据，判定是否一致，在执行控制程序中，对FPGA接口处理部的输入输出处理动作是否良好进行自我诊断。

Description

可编程控制器

本申请以日本专利申请2013-260493(申请日12/17/2013)为基础，并享受该申请的优先权。本申请通过参照该申请而包含其全部内容。

技术领域

本发明的实施方式涉及可编程控制器，该可编程控制器具备使用FPGA构成的信号处理电路，具有由该FPGA构成的信号处理电路的自我诊断和检测到错误时的修复功能。

背景技术

FPGA(Field Programmable Gate Array：现场可编程门阵列)或CPLD(ComplexProgrammable Logic Device：复杂可编程逻辑器件)等可编程逻辑器件，是在制造后能够由用户将内部逻辑电路重构的集成电路。

该可编程逻辑器件在便携电话设备、家电、通用PC等领域中被广泛使用，如对制造商独自的功能或接口、Ethernet(R)或RS-232C、SPI等I/O接口、SDRAM或SRAM等存储器接口进行支持等那样，被用于各种用途。

在要求高可靠性的控制系统设备所使用的可编程控制器中，使用FPGA或CPLD的装置也逐渐普及。

近年来随着产品的小型化和多功能化的要求等，该使用FPGA的电路开始使用组装了具备多个功能的电路块的结构。

在这样的使用FPGA制作的逻辑电路(以后称为FPGA的电路)中，从外部输入的地址信号或数据信号多数情况下经由多个电路块向外部输出，并且容易由于时钟信号的高速化或动作电压的下降等而受到串扰或静电等噪音的影响。

此外，在以SRAM为基础生成电路逻辑的FPGA中，可能会受到暂时性的软件错误等的影响。

因此，由于逻辑电路或动作定时设计的不良、噪音向逻辑电路的混入、内部电路的串扰等，在逻辑电路中变换为非意图的数据的可能性变高。

以往，为了提高硬件的信号品质，广泛使用如下的方法：在IC电路或存储器间通过带ECC(Error Check and Correct)的信号来实施数据的收发，即使在成为了非意图的数据的情况下，也能够订正、检测。

在该方法中，在需要地址解码等数据变换的电路中，难以生成ECC数据，无法提高数据的可靠性。

于是，公开了具有自我诊断功能的电路装置，该自我诊断功能指的是，检测CPU周边的地址异常部位，能够容易地确定异常部位及其原因(例如参照专利文献1)。

此外，已知有不使信息处理装置停止而使其与故障前同样继续进行信息处理的信息处理装置及电路重构装置(例如参照专利文献2)。

此外，已知有能够在可变更电路结构的电路处于工作的状态下检测软件错误并修复软件错误的电子器件及电子器件的故障修复方法(例如参照专利文献3)。

专利文献1：专利第4621825号公报

专利文献2：特开2011-216020号公报

专利文献3：特开2010-134678号公报

上述的专利文献1的错误检测方法存在如下问题：仅能对地址信号进行错误检测，但是却无法在检测到错误时修正为正确的数据信号，不能使可编程控制器继续工作。

此外，专利文献2实现了功能块的冗余化，并且通过采用输出数据的择多逻辑来提高FPGA的电路的可靠性，但是存在如下问题：冗余化的逻辑电路是相同的，因此，检测到相同错误的可能性变高，在同时检测到错误的情况下，误判定的可能性变高。

此外，在专利文献3中存在如下问题：需要安装两组相同的FPGA的电路，因此，用于安装电路的空间产生了制约。

发明内容

本发明是为了解决上述问题点而做出的，其目的在于，提供一种可编程控制器，该可编程控制器具备使用FPGA构成的信号处理电路，具备由该FPGA构成的信号处理电路的自我诊断和检测到错误时的修复功能。

本实施方式的可编程控制器的特征在于，具备：CPU，执行控制程序；外部器件，具有所述CPU的外部存储器和所述CPU的外部输入输出器件；FPGA接口处理部，通过所述控制程序的执行，对所述CPU输出向所述外部器件写入的写入数据的输出信号和所述CPU输入从所述外部器件读出的读出数据的输入信号进行中继；CPU总线，将所述CPU和所述FPGA接口处理部之间连接；以及双向并行传送的外部输入输出总线，将所述FPGA接口处理部和所述外部器件连接，所述FPGA接口处理部具备：通常接口处理电路部，在执行所述控制程序的情况下，对所述输入信号及所述输出信号进行中继，并且，生成将所述写入数据输出到所述外部输入输出总线的第1比较定时信号，并生成将所述读出数据输出到所述CPU总线的第2比较定时信号；以及比较电路部，通过所述第1比较定时信号，对所述CPU经由所述CPU总线输出的第1写入数据和该第1写入数据被所述通常接口处理电路部处理后输出到所述外部输入输出总线的第2写入数据进行比较，判定一致/不一致，并且，通过所述第2比较定时信号，对经由所述外部输入输出总线输入的第1读出数据和该第1读出数据被所述通常接口处理电路部处理后输出到所述CPU总线的该第2读出数据进行比较，判定一致/不一致，在所述控制程序的执行中，对所述FPGA接口处理部的输入输出处理动作是否良好进行自我诊断。

附图说明

图1是实施方式的可编程控制器的结构框图。

图2是FPGA接口处理部的结构框图。

图3是说明比较处理电路部的动作的流程图。

具体实施方式

以下，参照图1说明本发明的具备使用FPGA构成的信号处理电路的可编程控制器的实施例。

图1是表示本发明的实施方式的可编程控制器的概要的功能块结构图。

可编程控制器1包括：CPU2，执行未图示的程序存储器中预先存储的控制程序；外部器件4，具备CPU2的存储器4a和CPU2的外部输入输出器件4b；以及由FPGA构成的FPGA接口处理部3，通过控制程序的执行，对CPU2输出向外部器件4写入的写入数据的输出信号和CPU2输入从外部器件读出的读出数据的输入信号进行中继(interface)。

还具备：CPU总线15，将CPU2和FPGA接口处理部3之间连接；以及双向并行传送的外部输入输出总线16，将FPGA接口处理部3和外部器件4连接。

另外，CPU总线15由地址总线、数据总线、控制线构成，CPU总线信号经由该CPU总线15被传送到FPGA接口处理部3。此外，向外部输入输出总线16传送与该总线连接的各个器件的地址信号、数据信号及其控制信号。

此外，CPU2经由CPU总线15及外部输入输出总线16(数据存储器总线16a、工作存储器总线16b及输入输出器件总线16c)在双向上传送向各个外部器件4(数据存储器4a1、工作存储器4a2、外部输入输出器件4b)的写入数据的写入和从该各个外部器件4的读出数据的读出。

在此，CPU2和外部器件4的响应采用能够进行等待控制的接口形式，该等待控制指的是，对于经由CPU总线15相对于CPU2输入输出的信号，从各个接口电路14c向CPU2发送就绪信号，CPU2在接收到就绪信号之前，不转入到下一动作。

接下来说明各部的结构。FPGA接口处理部3具备：比较电路部13(详细情况留待后述)，对输入输出的数据检测一致/不一致，出现不一致(错误)的情况下，执行数据的修复处理；以及通常接口处理电路部14，对外部器件4和CPU2之间的输入输出信号进行中继。

即，通常接口处理电路部14输入CPU总线15信号(地址信号、数据信号、控制信号)，对地址信号、数据信号、控制信号进行解码并输出到外部输入输出总线16，此外，从外部输入输出总线16输入从外部器件4读出的读出数据，对该信号进行编码并输出到CPU总线15，从而对各个外部器件4和CPU2之间的输入输出数据进行中继。

此外，通常接口处理电路部14生成用于将写入数据输出到外部输入输出总线16的第1比较定时信号，并且生成用于将读出数据输出到CPU总线15的第2比较定时信号。

比较电路部13通过第1比较定时信号，对经由CPU总线15输出的第1写入数据和该第1写入数据被通常接口处理电路部14处理后输出到外部输入输出总线16的第2写入数据进行比较，判定一致/不一致，此外，通过第2比较定时信号，对经由外部输入输出总线16输入的该第1读出数据和该第1读出数据被通常接口处理电路部14处理后输出到CPU总线15的该第2读出数据进行比较，判定一致/不一致。

第1比较定时信号和第2比较定时信号设为延迟了按输入的每个数据预先设定的时间的定时。即，从向存储器13a1或存储器13a2输入数据的定时，延迟到能够被通常接口处理电路部14处理而成为能够比较对应的比较数据时为止。

这样构成的可编程控制器1，在控制程序的执行中，能够对FPGA接口处理部3的输入输出处理动作是否良好进行自我诊断。

接着，说明各部的详细结构。通常接口处理电路部14具备：CPU/接口电路14a，对在CPU2和该通常接口处理电路14之间经由CPU总线15输入输出的CPU总线信号s15进行中继；外部器件接口电路14c，对在外部器件4和通常接口处理电路14之间经由外部输入输出总线16输入输出的外部输入输出总线信号s16c进行中继，并且生成第1比较定时信号及第2比较定时信号；以及内部电路14b，对向外部器件4进行访问的访问请求和由外部器件4进行访问的访问请求进行调度。

此外，CPU接口电路14a对从CPU总线15输入的数据、地址及控制信号进行解码并发送给内部电路14b，并且对从外部器件总线16输入的数据、地址及控制信号进行编码并经由CPU总线15发送给CPU2。

另外，更详细地说，外部器件4具备存储器4a及外部输入输出器件4b，其中存储器4a具备数据存储器4a1和工作存储器4a2，外部器件接口电路14c具备与对应的存储器之间进行接口连接的数据存储器接口电路14c1、工作存储器接口电路14c2以及外部输入输出器件接口电路14c3。

外部器件接口电路14c的各个电路具有对外部器件4和内部电路14b的不同信号形态进行中继的变换功能。

一般来说，工作存储器4a2由SRAM(Static Random Access Memory)构成，数据存储器4a1由SDRAM(Synchronous Dynamic Random Access Memory)构成，在CPU2执行控制程序的情况下被访问。

此外，外部输入输出器件4b对来自由CPU2控制的被控制对象的输入信号和来自操作端部等输入输出装置的信号进行中继。

此外，外部输入输出总线16具备：与数据存储器4a1连接的数据存储器总线16a、与工作存储器4a2连接的工作存储器总线16b、以及与外部输入输出器件4b连接的输入输出器件总线16c。

接着，参照图2说明比较电路部13的详细结构。比较电路部13具备：第1存储器13a1，存储CPU总线信号；第2存储器13a2，存储外部输入输出总线信号；以及比较控制电路13b，通过第1比较定时信号，对经由CPU总线15输出的第1写入数据和该第1写入数据被通常接口处理电路部14处理后输出到外部输入输出总线16的第2写入数据进行比较，判定一致/不一致，并且通过所述第2比较定时信号，对经由外部输入输出总线16输入的第1读出数据和该第1读出数据被通常接口处理电路部14处理后输出到CPU总线15的第2读出数据进行比较，判定一致/不一致。

还具备再次处理电路13c，该再次处理电路13c在第1比较定时下的判定结果为不一致的情况下，从比较控制电路13b接收不一致信号(s13b2)，从第1存储器13a1抽取对应的第1写入数据，并与再次判定请求信号s13c一起经由内部电路14b发送，在一致的情况下，将向外部器件4指示第2写入数据的发送的信号发送给对应的接口电路，在不一致的情况下，将再次判定请求信号发送给对应的接口电路，或者，在第2比较定时下的判定结果为不一致的情况下，从第2存储器13a2抽取对应的第1读出数据，并与再次判定请求信号一起经由内部电路14b发送，在一致的情况下，将向所述外部器件指示所述第2读出数据的发送的信号发送给对应的接口电路，在不一致的情况下，将再次判定请求信号发送给对应的接口电路。

还具备错误处理电路13d，该错误处理电路13d具备：可进行存储保持的存储器，从比较控制电路13b接收不一致信号s13b2，并且从比较控制电路13b接收被判定为不一致的信号，并记录错误内容；以及LED等的显示部，显示不一致内容(错误)。该错误处理电路13d也可以配设于在其他场所设置的外部显示部。

具备这样构成的FPGA接口处理电路3的可编程控制器1，通过比较电路部13，对由FPGA接口处理部3的通常接口处理电路14处理之前的输入信号和由通常接口处理电路14处理之后的对应的输出信号3进行比较，在一致的情况下，将向外部器件4指示第2写入数据或第2读出数据的发送的信号发送给对应的外部器件接口电路14c，在不一致的情况下，将再次判定请求信号发送给对应的外部器件接口电路14c。

因此，能够提供一种可编程控制器，能够不使控制程序停止地执行通常接口处理电路14的自我诊断、以及在通常接口处理电路14的处理中检测到错误的情况下的修复处理。

接着，参照图3说明本实施方式的可编程控制器1的比较电路部13的处理动作，该可编程控制器1由FPGA构成，具备通常接口处理电路14的自我诊断及错误的修复功能。

在该处理动作(图3的s3～s7)的期间执行等待控制，该等待控制指的是，从各个接口电路14c向CPU2发送就绪信号，CPU2在接收到就绪信号之前，不转入到下一动作。

图3是用于说明本实施方式的比较电路部13的处理动作的流程图。在该流程图中，以CPU2向外部器件4的工作存储器4a2写入写入数据的情况的自我诊断动作为一例进行说明。

首先，从CPU2输出用于执行处理的写入数据信号(地址·数据·控制信号)时，该CPU总线信号被输入到存储器13a1和通常接口处理电路部14的CPU接口电路14a。

输入到存储器13a1的信号每一次被存储预先设定的循环数的量(s1)。

另一方面，输入到CPU接口电路14a的CPU总线信号s15经由内部电路14b及工作存储器接口电路14c2被输出到工作存储器4a2。

并且，在比较控制电路13b中，通过第1比较定时信号，对存储器13a1中一次存储的数据和由通常接口处理电路部14处理后从工作存储器接口电路14a2输出到存储器总线16a的与存储器13a1的一次存储数据对应的存储器13a2所存储的数据进行比较。

比较数据输入电路构成为不会受到噪音的影响，比较定时通过由工作存储器接口电路14c2生成的、与向工作存储器总线16b输出的数据的闩锁信号同步的比较定时信号s14c2来进行比较(s2)。

在比较的结果(s3)为一致(无错误)的情况下，比较控制电路13b将一致信号s13b1发送给工作存储器接口电路14c2，从工作存储器接口电路14c2将被闩锁了的数据原样经由存储器总线16b输出到工作存储器4a2(s7)。

在判定为不一致的情况下，比较控制电路13b将不一致信号s13b2发送给再次处理电路13c、错误处理电路13d及工作存储器接口电路14c2。

在工作存储器接口电路14c2中，停止向工作存储器4a2的信号输出。此外，在错误处理电路13d中，将错误内容记录到未图示的内部寄存器及可进行备份的未图示的备份存储器。此外，在必要的情况下，由未图示的显示器显示错误(s8)。

在被通知了错误的再次处理电路13c中，根据导致不一致的错误内容，从存储器13a1抽取对应的数据，根据对应的地址、数据、控制信号的信息，将向工作存储器4a2发送的数据再生，并发送给内部电路14b(s4)。

然后，比较控制电路13b将从内部电路14b发送给工作存储器总线16b的由工作存储器接口电路14c2再次处理后的输出数据、和从存储器13a1再次抽取的数据进行再次比较(s5)。

在比较的结果为一致的情况下，从工作存储器接口电路14c2经由工作存储器总线16b输出数据(s7)，CPU2将该错误判断为暂时性的故障，继续执行控制程序。

在该再次比较中，在检测到错误的情况下，将存储器13a1中存储的数据作为正确的数据，将从再次处理电路13c输出的数据写入到工作存储器接口电路14c2的未图示的输出寄存器(s6)，并经由工作存储器总线16b输出(s7)。

在将写入数据写入其他外部器件4的情况下，与向本工作存储器4a2写入的情况同样，因此省略其说明。

此外，从外部器件4读出读出数据时的动作的不同点在于，在从外部器件4写入写入数据的情况下，从存储器13a1抽取在比较控制电路13b中成为比较基准的参照数据，但是在从外部器件4读出读出数据的情况下，从存储器13a2抽取在比较控制电路13b中成为比较基准的参照数据。

其他动作与从外部器件4写入写入数据的情况同样，因此省略说明。

如以上说明，根据本实施方式，能够提供一种可编程控制器，该可编程控制器具备使用FPGA构成的信号处理电路，能够不使控制程序的执行停止地执行由该FPGA构成的信号处理电路的自我诊断和错误检测时的修复功能。

以上说明了本发明的几个实施方式，但这些实施方式只是作为例子提示，不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明主旨的范围，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨中，也包含在权利要求所记载的发明及其等同的范围内。

Claims (4)

1.一种可编程控制器，其特征在于，具备：

CPU，执行控制程序；

外部器件，具有所述CPU的外部存储器和所述CPU的外部输入输出器件；

FPGA接口处理部，由FPGA构成，通过所述控制程序的执行，对所述CPU输出向所述外部器件写入的写入数据的输出信号和所述CPU输入从所述外部器件读出的读出数据的输入信号进行中继；

CPU总线，将所述CPU和所述FPGA接口处理部之间连接；以及

双向并行传送的外部输入输出总线，将所述FPGA接口处理部和所述外部器件连接，

所述FPGA接口处理部具备：

通常接口处理电路部，在执行所述控制程序的情况下，对所述输入信号及所述输出信号进行中继，并且，生成将所述写入数据输出到所述外部输入输出总线的第1比较定时信号，并生成将所述读出数据输出到所述CPU总线的第2比较定时信号；以及

比较电路部，通过所述第1比较定时信号，对所述CPU经由所述CPU总线输出的第1写入数据和该第1写入数据被所述通常接口处理电路部处理后输出到所述外部输入输出总线的第2写入数据进行比较，判定一致/不一致，并且，通过所述第2比较定时信号，对经由所述外部输入输出总线输入的第1读出数据和该第1读出数据被所述通常接口处理电路部处理后输出到所述CPU总线的第2读出数据进行比较，判定一致/不一致，

在所述控制程序的执行中，对所述FPGA接口处理部的输入输出处理动作是否良好进行自我诊断。

2.如权利要求1所述的可编程控制器，其特征在于，

所述通常接口处理电路部具备：

CPU接口电路，对在所述CPU和该通常接口处理电路部之间经由所述CPU总线输入输出的CPU总线信号进行中继；

外部器件接口电路，对在所述外部器件和该通常接口处理电路部之间经由所述外部输入输出总线输入输出的外部输入输出总线信号进行中继，并且生成所述第1比较定时信号及所述第2比较定时信号；以及

内部电路，对向所述外部器件进行访问的访问请求和由所述外部器件进行访问的访问请求进行调度。

3.如权利要求2所述的可编程控制器，其特征在于，

所述外部器件具备存储器和外部输入输出器件，该存储器包括数据存储器和工作存储器，

所述外部器件接口电路具备与所述该存储器之间进行接口连接的数据存储器接口电路、工作存储器接口电路、外部输入输出接口电路，

所述外部输入输出总线具备：与该数据存储器连接的数据存储器总线、与工作存储器连接的工作存储器总线、以及与该外部输入输出器件连接的输入输出器件总线。

4.如权利要求2所述的可编程控制器，其特征在于，

所述比较电路部具备：

第1存储器，存储所述CPU总线信号；

第2存储器，存储所述外部输入输出总线信号；

比较控制电路，通过所述第1比较定时信号，对经由所述CPU总线输出的第1写入数据和该第1写入数据被所述通常接口处理电路部处理后输出到所述外部输入输出总线的第2写入数据进行比较，判定一致/不一致，并且，通过所述第2比较定时信号，对经由所述外部输入输出总线输入的第1读出数据和该第1读出数据被所述通常接口处理电路部处理后输出到所述CPU总线的第2读出数据进行比较，判定一致/不一致；以及

再次处理电路，在所述第1比较定时下的判定结果为不一致的情况下，从所述第1存储器抽取对应的所述第1写入数据，并与再次判定请求信号一起经由所述内部电路发送，在一致的情况下，将向所述外部器件指示所述第2写入数据的发送的信号发送给对应的接口电路，在不一致的情况下，将再次判定请求信号发送给对应的接口电路，在所述第2比较定时下的判定结果为不一致的情况下，从所述第2存储器抽取对应的所述第1读出数据，并与再次判定请求信号一起经由所述内部电路发送，在一致的情况下，将向所述外部器件指示所述第2读出数据的发送的信号发送给对应的接口电路，在不一致的情况下，将再次判定请求信号发送给对应的接口电路，

在不一致的情况下，发送修复数据而继续执行控制程序。