JP4367122B2 - 電子回路およびそのテスト方法 - Google Patents
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Description
11 CPUバス
12、13、14、15 論理回路
17、21 テストバス
19、20 論理回路
Claims (14)
- 複数のフリップフロップ回路を備え共通クロックに同期して動作する電子回路であって、
前記共通クロックとデバッグ用クロックとの論理和を出力する論理和回路と、制御信号および論理和回路が出力するデバッグ用クロックに同期して動作する第1のフリップフロップ回路を備えることを特徴とする電子回路において、
前記制御信号は前記デバッグ用クロックに同期して動作する第2のフリップフロップ回路が出力する読み出し信号であり、前記第1のフリップフロップ回路の保持する情報が読み出される電子回路。 - 前記情報は第1のフリップフロップ回路と接続するCPUバスへ出力される請求項1記載の電子回路。
- 複数のフリップフロップ回路を備え共通クロックに同期して動作する電子回路であって、
前記共通クロックとデバッグ用クロックとの論理和を出力する論理和回路と、制御信号および論理和回路が出力するデバッグ用クロックに同期して動作する第1のフリップフロップ回路を備えることを特徴とする電子回路において、
前記制御信号は前記デバッグ用クロックに同期して動作する第3のフリップフロップ回路が出力する書き込み信号であり、前記第1のフリップフロップ回路に情報が書き込まれる電子回路。 - 前記情報は前記第1のフリップフロップ回路と接続するCPUバスから入力される請求項3記載の電子回路。
- 前記共通クロックのみの供給を受ける第4のフリップフロップ回路を備える請求項1ないし4のうちいずれか1つに記載の電子回路。
- 前記論理和回路からデバッグ用クロックの供給を受ける第5のフリップフロップ回路を備える請求項1ないし4のうちいずれか1つに記載の電子回路。
- 前記第5のフリップフロップ回路にはテストバスが接続する請求項6記載の電子回路。
- 前記第5のフリップフロップ回路への前記テストバスからの入力とその他の入力をデバッグ信号に基づきセレクトするセレクタを備える請求項6または7記載の電子回路。
- 前記第5のフリップフロップ回路から出力される情報を保持し、デバッグ信号に基づき前記デバッグ用クロックに同期して該情報を出力する記憶回路を備える請求項8記載の電子回路。
- 複数のフリップフロップ回路を備え共通クロックに同期して動作する電子回路のテスト方法であって、
電子回路の動作中に前記共通クロックの供給を停止する第1のステップと、
デバッグ用クロックとデバッグ用クロックに同期した制御信号を特定のフリップフロップ回路へ供給し、該特定のフリップフロップ回路を動作させる第2のステップと、
を備えることを特徴とする電子回路のテスト方法において、
前記制御信号は読み出し信号であり、前記特定のフリップフロップ回路に保持された情報が読み出される電子回路のテスト方法。 - 複数のフリップフロップ回路を備え共通クロックに同期して動作する電子回路のテスト方法であって、
電子回路の動作中に前記共通クロックの供給を停止する第1のステップと、
デバッグ用クロックとデバッグ用クロックに同期した制御信号を特定のフリップフロップ回路へ供給し、該特定のフリップフロップ回路を動作させる第2のステップと、
を備えることを特徴とする電子回路のテスト方法において、
前記制御信号は書き込み信号であり、前記特定のフリップフロップ回路に情報が書き込まれる電子回路のテスト方法。 - 複数のフリップフロップ回路を備え共通クロックに同期して動作する電子回路のテスト方法であって、
電子回路の動作中に前記共通クロックの供給を停止する第1のステップと、
デバッグ用クロックとデバッグ用クロックに同期した制御信号を特定のフリップフロップ回路へ供給し、該特定のフリップフロップ回路を動作させる第2のステップと、
を備えることを特徴とする電子回路のテスト方法において、
前記共通クロックの供給を再開するステップを備える電子回路のテスト方法。 - 前記第2のステップにおいて、前記特定のフリップフロップ回路とは別のフリップフロップ回路が、デバッグ用クロックに同期して保持する情報を出力するステップを備える請求項10記載の電子回路のテスト方法。
- 前記特定のフリップフロップ回路とは別のフリップフロップ回路に対して、デバッグ用クロックに同期して情報を入力するステップを備える請求項11記載の電子回路のテスト方法。
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