JP2003085123A - メモリ制御装置及びシリアルメモリ - Google Patents
メモリ制御装置及びシリアルメモリInfo
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- Memory System (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 ノイズによる誤動作の防止、装置の小型・低
消費電力化を図ることができ、更には簡易な構成で可変
長の命令を扱うことができる拡張性に優れたメモリ制御
装置及びシリアルメモリを提供する。 【解決手段】 スタートビット検出回路２０にてスター
トビットＳが検出され、スタートビット検出信号ＳＴＢ
がハイレベルになると、ＡＮＤ回路２５による動作クロ
ックＳＫのマスクが解除され、シフトレジスタ２３に対
するクロックＣＫの供給が開始される。シフトレジスタ
２３は、クロックＣＫに従ってシリアルデータＤＩを順
次格納し、格納されたスタートビットＳがシフトレジス
タ２３の最上位ビットに達すると、ＯＲ回路２６により
ＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２
３に対するクロックＣＫの供給が阻止される。つまり、
シフトレジスタ２３へのクロックＣＫの供給は、データ
の格納時にのみ行われる。
消費電力化を図ることができ、更には簡易な構成で可変
長の命令を扱うことができる拡張性に優れたメモリ制御
装置及びシリアルメモリを提供する。 【解決手段】 スタートビット検出回路２０にてスター
トビットＳが検出され、スタートビット検出信号ＳＴＢ
がハイレベルになると、ＡＮＤ回路２５による動作クロ
ックＳＫのマスクが解除され、シフトレジスタ２３に対
するクロックＣＫの供給が開始される。シフトレジスタ
２３は、クロックＣＫに従ってシリアルデータＤＩを順
次格納し、格納されたスタートビットＳがシフトレジス
タ２３の最上位ビットに達すると、ＯＲ回路２６により
ＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２
３に対するクロックＣＫの供給が阻止される。つまり、
シフトレジスタ２３へのクロックＣＫの供給は、データ
の格納時にのみ行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータを
用いたメモリ制御を行うためのメモリ制御装置、及びデ
ータの入出力をシリアルに行うシリアルメモリに関す
る。
用いたメモリ制御を行うためのメモリ制御装置、及びデ
ータの入出力をシリアルに行うシリアルメモリに関す
る。
【０００２】
【従来の技術】従来より、シリアルインターフェイスを
介して外部とデータをやりとりするシリアルＥＥＰＲＯ
Ｍが知られている。このシリアルＥＥＰＲＯＭには、シ
リアル入力されたシリアルデータ中の制御内容を表すコ
マンド部分をデコードしたり、アドレス部分やデータ部
分をパラレルデータに変換してメモリアレイに供給した
り、またメモリアレイから読み出したパラレルデータを
シリアル変換して出力したりするための制御回路を備え
ている。
介して外部とデータをやりとりするシリアルＥＥＰＲＯ
Ｍが知られている。このシリアルＥＥＰＲＯＭには、シ
リアル入力されたシリアルデータ中の制御内容を表すコ
マンド部分をデコードしたり、アドレス部分やデータ部
分をパラレルデータに変換してメモリアレイに供給した
り、またメモリアレイから読み出したパラレルデータを
シリアル変換して出力したりするための制御回路を備え
ている。
【０００３】この制御回路は、入力されたシリアルデー
タの中からスタートビットを検出するスタートビット検
出回路、スタートビットに続けて入力されるシリアルデ
ータを動作クロックに従って順次保持してパラレルデー
タに変換するシフトレジスタを少なくとも備えている。
そして、制御回路は、スタートビット検出回路がスター
トビットを検出すると、シフトレジスタを動作させてシ
フトレジスタにシリアルデータを取り込ませ、予め設定
されたビット数だけシリアルデータを取り込むと、シフ
トレジスタを停止させて取り込んだデータがシフトレジ
スタからあふれてしまうことのないように構成されてい
る。
タの中からスタートビットを検出するスタートビット検
出回路、スタートビットに続けて入力されるシリアルデ
ータを動作クロックに従って順次保持してパラレルデー
タに変換するシフトレジスタを少なくとも備えている。
そして、制御回路は、スタートビット検出回路がスター
トビットを検出すると、シフトレジスタを動作させてシ
フトレジスタにシリアルデータを取り込ませ、予め設定
されたビット数だけシリアルデータを取り込むと、シフ
トレジスタを停止させて取り込んだデータがシフトレジ
スタからあふれてしまうことのないように構成されてい
る。
【０００４】具体的には、例えば特開平４−１１４２８
９号公報等に開示されているように、クロック数をカウ
ントするカウンタを設け、スタートビットを検出すると
シフトレジスタへの動作クロックの供給を開始すると共
にカウンタを起動し、カウンタのカウント値が所定値に
達すると、シフトレジスタへの動作クロックの供給を停
止することによりシフトレジスタを停止するように構成
されていた。
９号公報等に開示されているように、クロック数をカウ
ントするカウンタを設け、スタートビットを検出すると
シフトレジスタへの動作クロックの供給を開始すると共
にカウンタを起動し、カウンタのカウント値が所定値に
達すると、シフトレジスタへの動作クロックの供給を停
止することによりシフトレジスタを停止するように構成
されていた。
【０００５】
【発明が解決しようとする課題】しかし、カウンタは回
路規模が大きいため、装置が大型化してしまうという問
題があった。また、カウンタを用いてシフトレジスタの
動作を制御する場合、ノイズ等の影響によりカウンタが
誤カウントすると、カウント値とシフトレジスタの状態
との対応がずれてしまい、その結果、制御回路を誤動作
させてしまおそれがあった。
路規模が大きいため、装置が大型化してしまうという問
題があった。また、カウンタを用いてシフトレジスタの
動作を制御する場合、ノイズ等の影響によりカウンタが
誤カウントすると、カウント値とシフトレジスタの状態
との対応がずれてしまい、その結果、制御回路を誤動作
させてしまおそれがあった。
【０００６】ところで、シリアルＥＥＰＲＯＭに対して
使用する命令のサイズは、命令をデコードする回路の規
模や処理効率などを考慮して、必要な命令を識別できる
最小限の大きさに設計することが望ましい。なお、命令
セットの中に例えばデバッグ用の命令など、通常の使用
時には必要のない特殊命令も組み込まれている。しか
し、このような特殊命令を、他の通常命令と同一レベル
で扱うと、通常命令の処理効率を低下させてしまうおそ
れがある。
使用する命令のサイズは、命令をデコードする回路の規
模や処理効率などを考慮して、必要な命令を識別できる
最小限の大きさに設計することが望ましい。なお、命令
セットの中に例えばデバッグ用の命令など、通常の使用
時には必要のない特殊命令も組み込まれている。しか
し、このような特殊命令を、他の通常命令と同一レベル
で扱うと、通常命令の処理効率を低下させてしまうおそ
れがある。
【０００７】これに対して、可変長の命令を扱うことが
できるように制御回路を構成し、通常命令を扱うエリア
とは別に付加された拡張エリアで特殊命令を扱うように
構成することが考えられる。しかし、可変長の命令を扱
うためには、制御回路に対して何らかの方法で命令長
（拡張エリアの有無）を知らせる必要があるが、例え
ば、そのために制御端子を増加させると、装置をＩＣ化
した時にはチップサイズを増大させてしまうという問題
があった。
できるように制御回路を構成し、通常命令を扱うエリア
とは別に付加された拡張エリアで特殊命令を扱うように
構成することが考えられる。しかし、可変長の命令を扱
うためには、制御回路に対して何らかの方法で命令長
（拡張エリアの有無）を知らせる必要があるが、例え
ば、そのために制御端子を増加させると、装置をＩＣ化
した時にはチップサイズを増大させてしまうという問題
があった。
【０００８】また、可変長の命令を扱う場合、通常命令
用のエリアに続けて拡張エリアが入力されるようにシリ
アルデータのフレームを設定すると、シフトレジスタ内
での通常命令用エリアのデータの格納位置が、拡張エリ
アの有無によって変わってしまうため、シフトレジスタ
に保持されたデータをデコードする回路が複雑化し、装
置が大型化してしまうという問題があった。
用のエリアに続けて拡張エリアが入力されるようにシリ
アルデータのフレームを設定すると、シフトレジスタ内
での通常命令用エリアのデータの格納位置が、拡張エリ
アの有無によって変わってしまうため、シフトレジスタ
に保持されたデータをデコードする回路が複雑化し、装
置が大型化してしまうという問題があった。
【０００９】本発明は、上記問題点を解決するために、
ノイズによる誤動作を防止できると共に小型・低消費電
力化を図ることができ、更には簡易な構成で可変長の命
令を扱うことができ拡張性に優れたメモリ制御装置及び
シリアルメモリを提供することを目的とする。
ノイズによる誤動作を防止できると共に小型・低消費電
力化を図ることができ、更には簡易な構成で可変長の命
令を扱うことができ拡張性に優れたメモリ制御装置及び
シリアルメモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載のメモリ制御装置では、スタ
ートビット検出手段がスタートビット検出信号を出力す
ると、クロック供給制御手段は、シフトレジスタの最上
位ビットの信号レベルが変化するまでの間、シフトレジ
スタに動作クロックを供給する。
の発明である請求項１記載のメモリ制御装置では、スタ
ートビット検出手段がスタートビット検出信号を出力す
ると、クロック供給制御手段は、シフトレジスタの最上
位ビットの信号レベルが変化するまでの間、シフトレジ
スタに動作クロックを供給する。
【００１１】なお、シフトレジスタは、コマンドデータ
にスタートビットを加えた長さに等しいビット数のシリ
アルデータを動作クロックに従って格納するよう構成さ
れており、しかも、シリアルデータの格納を開始する前
に、スタートビットの信号レベルを反転させた信号レベ
ルに格納値が初期化されている。
にスタートビットを加えた長さに等しいビット数のシリ
アルデータを動作クロックに従って格納するよう構成さ
れており、しかも、シリアルデータの格納を開始する前
に、スタートビットの信号レベルを反転させた信号レベ
ルに格納値が初期化されている。
【００１２】つまり、コマンドデータの最終ビットがシ
フトレジスタに格納されると、スタートビットはシフト
レジスタの最上位ビットに達し、この時点で、予め初期
化されている最上位ビットの信号レベルが変化すること
になり、その結果、シフトレジスタに対する動作クロッ
クの供給が停止され、シフトレジスタの動作も停止する
のである。
フトレジスタに格納されると、スタートビットはシフト
レジスタの最上位ビットに達し、この時点で、予め初期
化されている最上位ビットの信号レベルが変化すること
になり、その結果、シフトレジスタに対する動作クロッ
クの供給が停止され、シフトレジスタの動作も停止する
のである。
【００１３】そして、このようにしてシフトレジスタに
格納されたコマンドデータに基づき、複数ビット単位で
データが入出力されるメモリの制御が実行されることに
なる。このように本発明のメモリ制御装置によれば、シ
リアルデータを格納する時のみシフトレジスタに動作ク
ロックが供給されるため、シフトレジスタに不要なデー
タが格納されることを確実に防止できると共に、シフト
レジスタでの消費電力を必要最小限に抑えることができ
る。
格納されたコマンドデータに基づき、複数ビット単位で
データが入出力されるメモリの制御が実行されることに
なる。このように本発明のメモリ制御装置によれば、シ
リアルデータを格納する時のみシフトレジスタに動作ク
ロックが供給されるため、シフトレジスタに不要なデー
タが格納されることを確実に防止できると共に、シフト
レジスタでの消費電力を必要最小限に抑えることができ
る。
【００１４】また、本発明のメモリ制御装置では、クロ
ック供給制御手段がシフトレジスタに対する動作クロッ
クの供給を停止した後に引き続き動作クロックが入力さ
れると、超過クロック検出手段が、超過クロック検出信
号を出力する。つまり、シリアルデータの供給終了と同
時に動作クロックの供給が終了するようにしておけば、
正常時には、超過クロック検出信号が出力されることが
なく、また、例えば、ノイズなどの影響によりシフトレ
ジスタが実際の動作クロック数より余分に動作してしま
った場合には、スタートビットがシフトレジスタの最上
位ビットに到達した後にも動作クロックが入力されるこ
とになるため、超過クロック検出信号が出力され、この
ような誤入力を判定でき、装置の信頼性を向上させるこ
とができる。
ック供給制御手段がシフトレジスタに対する動作クロッ
クの供給を停止した後に引き続き動作クロックが入力さ
れると、超過クロック検出手段が、超過クロック検出信
号を出力する。つまり、シリアルデータの供給終了と同
時に動作クロックの供給が終了するようにしておけば、
正常時には、超過クロック検出信号が出力されることが
なく、また、例えば、ノイズなどの影響によりシフトレ
ジスタが実際の動作クロック数より余分に動作してしま
った場合には、スタートビットがシフトレジスタの最上
位ビットに到達した後にも動作クロックが入力されるこ
とになるため、超過クロック検出信号が出力され、この
ような誤入力を判定でき、装置の信頼性を向上させるこ
とができる。
【００１５】次に、請求項２記載のメモリ制御装置で
は、スタートビット検出手段がスタートビット検出信号
を出力すると、一段目の制御ブロックでは、クロック供
給制御手段が、このスタートビット検出信号を許可信号
として、シフトレジスタの最上位ビットの信号レベルが
変化するまでの間、シフトレジスタに動作クロックを供
給する。
は、スタートビット検出手段がスタートビット検出信号
を出力すると、一段目の制御ブロックでは、クロック供
給制御手段が、このスタートビット検出信号を許可信号
として、シフトレジスタの最上位ビットの信号レベルが
変化するまでの間、シフトレジスタに動作クロックを供
給する。
【００１６】なお、シフトレジスタは、コマンドデータ
にスタートビットを加えた長さに等しいビット数のシリ
アルデータを動作クロックに従って格納するよう構成さ
れており、しかも、シリアルデータの格納を開始する前
に、スタートビットの信号レベルを反転させた信号レベ
ルに格納値が初期化されている。
にスタートビットを加えた長さに等しいビット数のシリ
アルデータを動作クロックに従って格納するよう構成さ
れており、しかも、シリアルデータの格納を開始する前
に、スタートビットの信号レベルを反転させた信号レベ
ルに格納値が初期化されている。
【００１７】つまり、コマンドデータの最終ビットがシ
フトレジスタに格納されると、スタートビットはシフト
レジスタの最上位ビットに達し、この時点で、予め初期
化されている最上位ビットの信号レベルが変化すること
になり、その結果、シフトレジスタに対する動作クロッ
クの供給が停止され、シフトレジスタの動作も停止する
のである。
フトレジスタに格納されると、スタートビットはシフト
レジスタの最上位ビットに達し、この時点で、予め初期
化されている最上位ビットの信号レベルが変化すること
になり、その結果、シフトレジスタに対する動作クロッ
クの供給が停止され、シフトレジスタの動作も停止する
のである。
【００１８】また、クロック供給制御手段がシフトレジ
スタに対する動作クロックの供給を停止した後に引き続
き動作クロックが入力されると、超過クロック検出手段
が、超過クロック検出信号を出力する。一方、二段目以
降の制御ブロックでは、前段の制御ブロックの超過クロ
ック検出手段が超過クロック検出信号を出力すると、ク
ロック供給制御手段が、この超過クロック検出信号を許
可信号として、シフトレジスタの最上位ビットの信号レ
ベルが変化するまでの間、シフトレジスタに動作クロッ
クを供給し、以下、一段目の制御ブロックと全く同様に
動作する。
スタに対する動作クロックの供給を停止した後に引き続
き動作クロックが入力されると、超過クロック検出手段
が、超過クロック検出信号を出力する。一方、二段目以
降の制御ブロックでは、前段の制御ブロックの超過クロ
ック検出手段が超過クロック検出信号を出力すると、ク
ロック供給制御手段が、この超過クロック検出信号を許
可信号として、シフトレジスタの最上位ビットの信号レ
ベルが変化するまでの間、シフトレジスタに動作クロッ
クを供給し、以下、一段目の制御ブロックと全く同様に
動作する。
【００１９】つまり、最初のスタートビット及びこれに
続くコマンドデータが、一段目の制御ブロックを構成す
るシフトレジスタに格納され、これに続く２番目のスタ
ートビット及びこれに続くコマンドデータが、二段目の
制御ブロックを構成するシフトレジスタに格納され、以
下、同様にｉ番目のスタートビット及びこれに続くコマ
ンドデータが、ｉ段目の制御ブロックを構成するシフト
レジスタに格納されることになる。
続くコマンドデータが、一段目の制御ブロックを構成す
るシフトレジスタに格納され、これに続く２番目のスタ
ートビット及びこれに続くコマンドデータが、二段目の
制御ブロックを構成するシフトレジスタに格納され、以
下、同様にｉ番目のスタートビット及びこれに続くコマ
ンドデータが、ｉ段目の制御ブロックを構成するシフト
レジスタに格納されることになる。
【００２０】そして、このようにして各制御ブロックの
シフトレジスタに格納されたコマンドデータに基づき、
複数ビット単位でデータが入出力されるメモリの制御が
実行されることになる。このように本発明のメモリ制御
装置によれば、いずれの制御ブロックでも、シリアルデ
ータを格納する時のみシフトレジスタに動作クロックが
供給されるため、シフトレジスタに不要なデータが格納
されることを確実に防止できると共に、シフトレジスタ
での消費電力を必要最小限に抑えることができる。
シフトレジスタに格納されたコマンドデータに基づき、
複数ビット単位でデータが入出力されるメモリの制御が
実行されることになる。このように本発明のメモリ制御
装置によれば、いずれの制御ブロックでも、シリアルデ
ータを格納する時のみシフトレジスタに動作クロックが
供給されるため、シフトレジスタに不要なデータが格納
されることを確実に防止できると共に、シフトレジスタ
での消費電力を必要最小限に抑えることができる。
【００２１】また、本発明のメモリ制御装置では、外部
から命令長を識別するための情報を与えなくても、ｉ番
目のスタートビット及びこれに続くコマンドデータが、
必ずｉ段目の制御ブロックのシフトレジスタに格納され
るため、命令長を指定するための回路や端子を設ける必
要がなく、装置の回路規模やＩＣ化した際のパッケージ
サイズを小さくできると共に、制御ブロック毎にデコー
ド回路を作成できるため、デコード回路の構成を簡易化
できる。
から命令長を識別するための情報を与えなくても、ｉ番
目のスタートビット及びこれに続くコマンドデータが、
必ずｉ段目の制御ブロックのシフトレジスタに格納され
るため、命令長を指定するための回路や端子を設ける必
要がなく、装置の回路規模やＩＣ化した際のパッケージ
サイズを小さくできると共に、制御ブロック毎にデコー
ド回路を作成できるため、デコード回路の構成を簡易化
できる。
【００２２】しかも、本発明のメモリ制御装置では、同
じ構成を有する制御ブロックを必要に応じて追加するだ
けで、所望の命令長に対応することができ、優れた拡張
性を得ることができる。なお、請求項１又は請求項２記
載のメモリ制御装置は、それぞれ単独で構成してもよい
し、請求項３記載のように、メモリ制御装置によって制
御されるメモリアレーと共に、１チップの半導体集積回
路からなるシリアルメモリとして構成してもよい。
じ構成を有する制御ブロックを必要に応じて追加するだ
けで、所望の命令長に対応することができ、優れた拡張
性を得ることができる。なお、請求項１又は請求項２記
載のメモリ制御装置は、それぞれ単独で構成してもよい
し、請求項３記載のように、メモリ制御装置によって制
御されるメモリアレーと共に、１チップの半導体集積回
路からなるシリアルメモリとして構成してもよい。
【００２３】この場合、請求項４記載のように、メモリ
アレーは、例えばＥＥＰＲＯＭを用いることができる。
アレーは、例えばＥＥＰＲＯＭを用いることができる。
【００２４】
【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施形態］図１（ａ）は、マイクロコンピュータ
（以下「マイコン」という）２からのシリアルデータを
入力し、複数ビット単位でデータが入出力されるメモリ
（ここではＥＥＰＲＯＭ）６に対するアクセス制御等を
行う本実施形態のメモリ制御装置４の構成を表すブロッ
ク図、図１（ｂ）は、マイコン２からメモリ制御装置４
に入力されるシリアルデータのフレーム構成を表す説明
図である。
共に説明する。 ［第１実施形態］図１（ａ）は、マイクロコンピュータ
（以下「マイコン」という）２からのシリアルデータを
入力し、複数ビット単位でデータが入出力されるメモリ
（ここではＥＥＰＲＯＭ）６に対するアクセス制御等を
行う本実施形態のメモリ制御装置４の構成を表すブロッ
ク図、図１（ｂ）は、マイコン２からメモリ制御装置４
に入力されるシリアルデータのフレーム構成を表す説明
図である。
【００２５】図１（ａ）に示すように、本実施形態のメ
モリ制御装置４は、マイコン２から入力されるシリアル
データＤＩを、同じくマイコン２から入力される動作ク
ロックＳＫ，及びチップセレクト信号ＣＳに基づいて取
り込み、パラレルデータに変換して出力するシリアルデ
ータ格納手段としてのコマンド制御部１０と、コマンド
制御部１０から出力されるパラレルデータのうち、メモ
リ６に対する制御内容を表すコマンド部分の内容をデコ
ードし、メモリ６へのアクセスのために必要な制御信号
ＣＴＲやアドレス信号ＡＤＲを生成するデコード部１２
と、マイコン２からのシリアルデータＤＩのうちメモリ
６への書込データ部分をパラレルデータＤＴに変換して
メモリ６に供給すると共に、メモリ６から読み出された
パラレルデータＤＴを所定のフレーム構成を有するシリ
アルデータＤＯに変換してマイコン２に供給するデータ
制御部１４と、コマンド制御部１０からのエラー検出信
号ＥＲＲやデコード部１２からの各種制御信号に基づい
て、リセット信号ＲＳＴを生成し、コマンド制御部１０
やデータ制御部１４をリセットするエラー制御部１６と
を備えている。
モリ制御装置４は、マイコン２から入力されるシリアル
データＤＩを、同じくマイコン２から入力される動作ク
ロックＳＫ，及びチップセレクト信号ＣＳに基づいて取
り込み、パラレルデータに変換して出力するシリアルデ
ータ格納手段としてのコマンド制御部１０と、コマンド
制御部１０から出力されるパラレルデータのうち、メモ
リ６に対する制御内容を表すコマンド部分の内容をデコ
ードし、メモリ６へのアクセスのために必要な制御信号
ＣＴＲやアドレス信号ＡＤＲを生成するデコード部１２
と、マイコン２からのシリアルデータＤＩのうちメモリ
６への書込データ部分をパラレルデータＤＴに変換して
メモリ６に供給すると共に、メモリ６から読み出された
パラレルデータＤＴを所定のフレーム構成を有するシリ
アルデータＤＯに変換してマイコン２に供給するデータ
制御部１４と、コマンド制御部１０からのエラー検出信
号ＥＲＲやデコード部１２からの各種制御信号に基づい
て、リセット信号ＲＳＴを生成し、コマンド制御部１０
やデータ制御部１４をリセットするエラー制御部１６と
を備えている。
【００２６】なお、マイコン２からのシリアルデータＤ
Ｉは、図１（ｂ）に示すように、少なくともコマンド部
分を含んだ合計ｎビットのコマンドデータＣの先頭に、
１ビットのスタートビットＳを付加したフレーム構成を
有しており、無通信時における信号線の信号レベルはロ
ウレベル、スタートビットＳの信号レベルはハイレベル
に設定されている。
Ｉは、図１（ｂ）に示すように、少なくともコマンド部
分を含んだ合計ｎビットのコマンドデータＣの先頭に、
１ビットのスタートビットＳを付加したフレーム構成を
有しており、無通信時における信号線の信号レベルはロ
ウレベル、スタートビットＳの信号レベルはハイレベル
に設定されている。
【００２７】ここで、図２は、本発明の主要部であるコ
マンド制御部１０の構成を表す回路図である。図２に示
すように、コマンド制御部１０は、スタートビットＳを
検出するとハイレベルになるスタートビット検出信号Ｓ
ＴＢを生成するスタートビット検出手段としてのスター
トビット検出回路２０と、クロックＣＫに従ってシリア
ルデータＤＩを順次格納し、パラレルデータＳＦＱに変
換するｎ＋１ビットのシフトレジスタ２３と、動作クロ
ックＳＫ，スタートビット検出信号ＳＴＢ，シフトレジ
スタ２３の出力の最上位ビット（ＭＳＢ）に基づいてシ
フトレジスタ２３に供給するクロックＣＫを生成するク
ロック供給制御手段としてのクロック供給制御回路２４
と、不必要なクロック入力である超過クロックの有無を
検出する超過クロック検出手段としての超過クロック検
出回路２７とを備えている。
マンド制御部１０の構成を表す回路図である。図２に示
すように、コマンド制御部１０は、スタートビットＳを
検出するとハイレベルになるスタートビット検出信号Ｓ
ＴＢを生成するスタートビット検出手段としてのスター
トビット検出回路２０と、クロックＣＫに従ってシリア
ルデータＤＩを順次格納し、パラレルデータＳＦＱに変
換するｎ＋１ビットのシフトレジスタ２３と、動作クロ
ックＳＫ，スタートビット検出信号ＳＴＢ，シフトレジ
スタ２３の出力の最上位ビット（ＭＳＢ）に基づいてシ
フトレジスタ２３に供給するクロックＣＫを生成するク
ロック供給制御手段としてのクロック供給制御回路２４
と、不必要なクロック入力である超過クロックの有無を
検出する超過クロック検出手段としての超過クロック検
出回路２７とを備えている。
【００２８】このうち、スタートビット検出回路２０
は、論理和（ＯＲ）回路２１及びＤタイプのフリップフ
ロップ（ＤＦＦ）回路２２からなる。そして、ＯＲ回路
２１は、シリアルデータＤＩ或いはＤＦＦ回路２２の出
力のいずれか一方でもハイレベルであれば、ＤＦＦ回路
２２の入力にハイレベルを供給し、ＤＦＦ回路２２は、
リセット信号ＲＳＴによって出力（即ち、スタートビッ
ト検出信号ＳＴＢ）がロウレベルにリセットされ、入力
がハイレベルの時に動作クロックＳＫがロウレベルから
ハイレベルに変化するとハイレベルにセットされるよう
に構成されている。つまり、スタートビット検出信号Ｓ
ＴＢは、一度ハイレベルに設定されると、以後、リセッ
ト信号ＲＳＴによってＤＦＦ回路２２がリセットされる
までの間、その状態を保持するようにされている。
は、論理和（ＯＲ）回路２１及びＤタイプのフリップフ
ロップ（ＤＦＦ）回路２２からなる。そして、ＯＲ回路
２１は、シリアルデータＤＩ或いはＤＦＦ回路２２の出
力のいずれか一方でもハイレベルであれば、ＤＦＦ回路
２２の入力にハイレベルを供給し、ＤＦＦ回路２２は、
リセット信号ＲＳＴによって出力（即ち、スタートビッ
ト検出信号ＳＴＢ）がロウレベルにリセットされ、入力
がハイレベルの時に動作クロックＳＫがロウレベルから
ハイレベルに変化するとハイレベルにセットされるよう
に構成されている。つまり、スタートビット検出信号Ｓ
ＴＢは、一度ハイレベルに設定されると、以後、リセッ
ト信号ＲＳＴによってＤＦＦ回路２２がリセットされる
までの間、その状態を保持するようにされている。
【００２９】また、クロック供給制御回路２４は、動作
クロックＳＫ及びスタートビット検出信号ＳＴＢを入力
とする論理積（ＡＮＤ）回路２５と、ＡＮＤ回路２５の
出力及びシフトレジスタ２３のＭＳＢを入力とし、出力
がクロックＣＫとしてシフトレジスタ２３に供給される
よう接続されたＯＲ回路２６とからなる。そして、ＡＮ
Ｄ回路２５は、スタートビット検出信号ＳＴＢがロウレ
ベルの間、動作クロックＳＫをマスクすることにより、
シフトレジスタ２３にクロックＣＫが供給されることを
阻止し、一方、ＯＲ回路２６は、シフトレジスタ２３の
ＭＳＢがハイレベルになると、ＡＮＤ回路２５の出力を
マスクすることにより、シフトレジスタ２３にクロック
ＣＫが供給されることを阻止するように構成されてい
る。
クロックＳＫ及びスタートビット検出信号ＳＴＢを入力
とする論理積（ＡＮＤ）回路２５と、ＡＮＤ回路２５の
出力及びシフトレジスタ２３のＭＳＢを入力とし、出力
がクロックＣＫとしてシフトレジスタ２３に供給される
よう接続されたＯＲ回路２６とからなる。そして、ＡＮ
Ｄ回路２５は、スタートビット検出信号ＳＴＢがロウレ
ベルの間、動作クロックＳＫをマスクすることにより、
シフトレジスタ２３にクロックＣＫが供給されることを
阻止し、一方、ＯＲ回路２６は、シフトレジスタ２３の
ＭＳＢがハイレベルになると、ＡＮＤ回路２５の出力を
マスクすることにより、シフトレジスタ２３にクロック
ＣＫが供給されることを阻止するように構成されてい
る。
【００３０】つまり、シフトレジスタ２３は、リセット
信号ＲＳＴにより出力がロウレベルにリセットされ、そ
の後、スタートビットＳの検出（スタートビット検出信
号ＳＴＢがハイレベル）によって、クロックＣＫの供給
が開始されると、このクロックＣＫに従って、シリアル
データＤＩを１ビットずつ順次格納する。そして、スタ
ートビットＳがＭＳＢに到達することにより、ＭＳＢの
信号レベルがハイレベルに変化すると、シフトレジスタ
２３の動作が停止するようにされている。なお、このと
きシフトレジスタ２３に保持されているデータＳＦＱ
が、デコード部１２に供給されることになる。
信号ＲＳＴにより出力がロウレベルにリセットされ、そ
の後、スタートビットＳの検出（スタートビット検出信
号ＳＴＢがハイレベル）によって、クロックＣＫの供給
が開始されると、このクロックＣＫに従って、シリアル
データＤＩを１ビットずつ順次格納する。そして、スタ
ートビットＳがＭＳＢに到達することにより、ＭＳＢの
信号レベルがハイレベルに変化すると、シフトレジスタ
２３の動作が停止するようにされている。なお、このと
きシフトレジスタ２３に保持されているデータＳＦＱ
が、デコード部１２に供給されることになる。
【００３１】次に、超過クロック検出回路２７は、シフ
トレジスタ２３のＭＳＢを遅延させる遅延素子２８と、
遅延素子２８の出力レベルを、ＡＮＤ回路２５が出力す
るクロックのタイミングでラッチするＤＦＦ回路２９と
からなる。つまり、ＤＦＦ回路２９の出力（即ち、超過
クロック検出信号ＥＲＲ）は、リセット信号ＲＳＴによ
りロウレベルにリセットされ、その後、シフトレジスタ
２３が必要なデータを全て取り込んで、シフトレジスタ
２３のＭＳＢがハイレベルになったにも関わらず、マイ
コン２からの動作クロックＳＫの供給が継続している場
合に、ハイレベルにセットされるように構成されてい
る。但し、遅延素子２８は、ＤＦＦ回路２９のデータ入
力がクロック入力より進んでしまうことのないように入
力されるものであり、データ入力側の遅延が大きい場合
には省略してもよい。
トレジスタ２３のＭＳＢを遅延させる遅延素子２８と、
遅延素子２８の出力レベルを、ＡＮＤ回路２５が出力す
るクロックのタイミングでラッチするＤＦＦ回路２９と
からなる。つまり、ＤＦＦ回路２９の出力（即ち、超過
クロック検出信号ＥＲＲ）は、リセット信号ＲＳＴによ
りロウレベルにリセットされ、その後、シフトレジスタ
２３が必要なデータを全て取り込んで、シフトレジスタ
２３のＭＳＢがハイレベルになったにも関わらず、マイ
コン２からの動作クロックＳＫの供給が継続している場
合に、ハイレベルにセットされるように構成されてい
る。但し、遅延素子２８は、ＤＦＦ回路２９のデータ入
力がクロック入力より進んでしまうことのないように入
力されるものであり、データ入力側の遅延が大きい場合
には省略してもよい。
【００３２】なお、デコード部１２は、コマンド制御部
１０から入力されたデータＳＦＱをデコードし、そのデ
コード結果に従った制御を正常に終了した場合、及びデ
ータＳＦＱをデコードできなかった場合に、エラー制御
部１６に対してリセット要求を出力する。また、エラー
制御部１６は、超過クロック検出信号ＥＲＲがハイレベ
ルである場合、デコード部１２からのリセット要求があ
った場合、或いはデコード部１２が正常に処理を終了す
る前にチップセレクト信号ＣＳがロウレベルに変化した
場合に、リセット信号ＲＳＴを出力するように構成され
ている。
１０から入力されたデータＳＦＱをデコードし、そのデ
コード結果に従った制御を正常に終了した場合、及びデ
ータＳＦＱをデコードできなかった場合に、エラー制御
部１６に対してリセット要求を出力する。また、エラー
制御部１６は、超過クロック検出信号ＥＲＲがハイレベ
ルである場合、デコード部１２からのリセット要求があ
った場合、或いはデコード部１２が正常に処理を終了す
る前にチップセレクト信号ＣＳがロウレベルに変化した
場合に、リセット信号ＲＳＴを出力するように構成され
ている。
【００３３】ここで、図３は、コマンド制御部１０を構
成する各部の動作を説明するためのタイミング図であ
る。なお、図２には図示されていないが、コマンド制御
部１０は、チップセレクト信号ＣＳがハイレベルである
間だけ、マイコン２からのクロックＳＫ，データＤＩを
受け付けるものとする。図３に示すタイミング図の開始
時点において、各部はリセット信号ＲＳＴによってリセ
ットされているものとする。
成する各部の動作を説明するためのタイミング図であ
る。なお、図２には図示されていないが、コマンド制御
部１０は、チップセレクト信号ＣＳがハイレベルである
間だけ、マイコン２からのクロックＳＫ，データＤＩを
受け付けるものとする。図３に示すタイミング図の開始
時点において、各部はリセット信号ＲＳＴによってリセ
ットされているものとする。
【００３４】図３（ａ）に示すように、コマンド制御部
１０は、チップセレクト信号ＣＳがハイレベルに設定さ
れ、クロックＳＫの入力が開始されても、シリアルデー
タＤＩが無入力を表すロウレベルであり続ける間は、停
止したまま保持される。スタートビットＳが入力されシ
リアルデータＤＩがハイレベルになると、スタートビッ
ト検出信号ＳＴＢがハイレベルになることにより、動作
クロックＳＫのマスクが解除され、シフトレジスタ２３
に対するクロックＣＫの供給が開始される。
１０は、チップセレクト信号ＣＳがハイレベルに設定さ
れ、クロックＳＫの入力が開始されても、シリアルデー
タＤＩが無入力を表すロウレベルであり続ける間は、停
止したまま保持される。スタートビットＳが入力されシ
リアルデータＤＩがハイレベルになると、スタートビッ
ト検出信号ＳＴＢがハイレベルになることにより、動作
クロックＳＫのマスクが解除され、シフトレジスタ２３
に対するクロックＣＫの供給が開始される。
【００３５】その後、クロックＣＫに従って、スタート
ビットＳを含むｎ＋１（ここではｎ＝１０）ビットのシ
リアルデータＤＩがシフトレジスタ２３に取り込まれる
と、シフトレジスタ２３のＭＳＢがハイレベルに変化す
ることにより、シフトレジスタ２３に対するクロックＣ
Ｋの供給も停止され、シフトレジスタ２３にデータが保
持される。
ビットＳを含むｎ＋１（ここではｎ＝１０）ビットのシ
リアルデータＤＩがシフトレジスタ２３に取り込まれる
と、シフトレジスタ２３のＭＳＢがハイレベルに変化す
ることにより、シフトレジスタ２３に対するクロックＣ
Ｋの供給も停止され、シフトレジスタ２３にデータが保
持される。
【００３６】このようにしてシフトレジスタ２３に保持
されたデータを、デコード部１２がデコードし、そのデ
コード結果に基づいて命令を実行している間、この状態
が保持され、命令の実行が終了すると、リセット信号Ｒ
ＳＴにより、各部の状態がリセットされる。
されたデータを、デコード部１２がデコードし、そのデ
コード結果に基づいて命令を実行している間、この状態
が保持され、命令の実行が終了すると、リセット信号Ｒ
ＳＴにより、各部の状態がリセットされる。
【００３７】また、シフトレジスタ２３のＭＳＢがハイ
レベルになった後に、更にクロックＳＫが入力された場
合には、図３（ｂ）に示すように、その超過クロックの
タイミングで超過クロック検出信号ＥＲＲがハイレベル
となり、これに従って、エラー制御部１６は、直ちにリ
セット信号ＲＳＴを出力（図示せず）することにより、
シフトレジスタ２３に取り込まれたデータを破棄する。
レベルになった後に、更にクロックＳＫが入力された場
合には、図３（ｂ）に示すように、その超過クロックの
タイミングで超過クロック検出信号ＥＲＲがハイレベル
となり、これに従って、エラー制御部１６は、直ちにリ
セット信号ＲＳＴを出力（図示せず）することにより、
シフトレジスタ２３に取り込まれたデータを破棄する。
【００３８】以上説明したように、本実施形態のメモリ
制御装置４では、スタートビットＳを検出してからシフ
トレジスタ２３のＭＳＢにスタートビットＳが格納され
るまでの間のみ、シフトレジスタ２３にクロックＣＫが
供給されるため、シフトレジスタ２３に不要なデータが
格納されることを確実に防止できると共に、シフトレジ
スタ２３での消費電力を必要最小限に抑えることができ
る。
制御装置４では、スタートビットＳを検出してからシフ
トレジスタ２３のＭＳＢにスタートビットＳが格納され
るまでの間のみ、シフトレジスタ２３にクロックＣＫが
供給されるため、シフトレジスタ２３に不要なデータが
格納されることを確実に防止できると共に、シフトレジ
スタ２３での消費電力を必要最小限に抑えることができ
る。
【００３９】しかも、シフトレジスタ２３に対するクロ
ック供給の制御を、カウンタを用いることなく行ってい
るため、装置の小型化を図ることができる。また、本実
施形態のメモリ制御装置では、シフトレジスタ２３への
シリアルデータの格納が終了した後に、引き続き動作ク
ロックＳＫが入力された場合には、これを超過クロック
として検出するようにされているため、動作クロックＳ
Ｋの供給ラインに乗ったノイズによる装置の誤動作を防
止することが可能であり、装置の信頼性を向上させるこ
とができる。 ［第２実施形態］次に、第２実施形態について説明す
る。
ック供給の制御を、カウンタを用いることなく行ってい
るため、装置の小型化を図ることができる。また、本実
施形態のメモリ制御装置では、シフトレジスタ２３への
シリアルデータの格納が終了した後に、引き続き動作ク
ロックＳＫが入力された場合には、これを超過クロック
として検出するようにされているため、動作クロックＳ
Ｋの供給ラインに乗ったノイズによる装置の誤動作を防
止することが可能であり、装置の信頼性を向上させるこ
とができる。 ［第２実施形態］次に、第２実施形態について説明す
る。
【００４０】本実施形態では、第１実施形態のメモリ制
御装置４とは、シリアルデータＤＩのフレーム構成、及
びコマンド制御部の構成が異なっているだけであるた
め、同じ構成部分については同一符号を付して説明を省
略し、構成の相違する部分を中心に説明する。
御装置４とは、シリアルデータＤＩのフレーム構成、及
びコマンド制御部の構成が異なっているだけであるた
め、同じ構成部分については同一符号を付して説明を省
略し、構成の相違する部分を中心に説明する。
【００４１】まず、本実施形態において、シリアルデー
タＤＩのフレーム構成は、図５に示すように、通常命
令，特殊命令１，特殊命令２，…特殊命令ｍ−１という
長さの異なるｍ種類のものが存在する。そして、通常命
令では、１ビットのスタートビットとＮ１ビットのコマ
ンドデータＣ１とからなるフレーム構成を有する。特殊
命令１は、この通常命令に続けて１ビットのスタートビ
ットとＮ２ビットのコマンドデータＣ２とを付加したフ
レーム構成を有する。更に、特殊命令２は、特殊命令１
に続けて１ビットのスタートビットとＮ３ビットのコマ
ンドデータＣ３とを付加したフレーム構成を有する。同
様に、特殊命令ｉ（ｉ＝１〜ｍ−１）は、特殊命令ｉ−
１に続けて１ビットのスタートビットとＮi+1 ビットの
コマンドデータＣi+1 を付加したフレーム構成を有す
る。なお、各コマンドデータＣ１〜Ｃｍのビット長Ｎ１
〜Ｎｍは、全て同じであってもよいし、それぞれが異な
っていてもよい。
タＤＩのフレーム構成は、図５に示すように、通常命
令，特殊命令１，特殊命令２，…特殊命令ｍ−１という
長さの異なるｍ種類のものが存在する。そして、通常命
令では、１ビットのスタートビットとＮ１ビットのコマ
ンドデータＣ１とからなるフレーム構成を有する。特殊
命令１は、この通常命令に続けて１ビットのスタートビ
ットとＮ２ビットのコマンドデータＣ２とを付加したフ
レーム構成を有する。更に、特殊命令２は、特殊命令１
に続けて１ビットのスタートビットとＮ３ビットのコマ
ンドデータＣ３とを付加したフレーム構成を有する。同
様に、特殊命令ｉ（ｉ＝１〜ｍ−１）は、特殊命令ｉ−
１に続けて１ビットのスタートビットとＮi+1 ビットの
コマンドデータＣi+1 を付加したフレーム構成を有す
る。なお、各コマンドデータＣ１〜Ｃｍのビット長Ｎ１
〜Ｎｍは、全て同じであってもよいし、それぞれが異な
っていてもよい。
【００４２】次に、コマンド制御部１０ａは、図４に示
すように、スタートビット検出回路２０と、ｍ個の制御
ブロックＢ１〜Ｂｍとからなる。各制御ブロックＢｉ
は、いずれも同様の構成を有しており、第１実施形態の
コマンド制御部１０ａの構成から、スタートビット検出
回路２０を除去した構成、即ち、シフトレジスタ２３，
クロック供給制御回路２４，超過クロック検出回路２７
を備えている。但し、各制御ブロックＢｉのシフトレジ
スタ２３は、それぞれＮｉ＋１ビットのデータを保持す
るように構成されている。
すように、スタートビット検出回路２０と、ｍ個の制御
ブロックＢ１〜Ｂｍとからなる。各制御ブロックＢｉ
は、いずれも同様の構成を有しており、第１実施形態の
コマンド制御部１０ａの構成から、スタートビット検出
回路２０を除去した構成、即ち、シフトレジスタ２３，
クロック供給制御回路２４，超過クロック検出回路２７
を備えている。但し、各制御ブロックＢｉのシフトレジ
スタ２３は、それぞれＮｉ＋１ビットのデータを保持す
るように構成されている。
【００４３】また、１段目の制御ブロックＢ１は、ＡＮ
Ｄ回路２５に、動作クロックＳＫとスタートビット検出
回路２０からのスタートビット検出信号ＳＴＢとが入力
され、その他の制御ブロックＢｉは、ＡＮＤ回路２５
に、動作クロックＳＫと、前段の制御ブロックＢi-1 を
構成する超過クロック検出回路２７からの超過クロック
検出信号ＯＣi-1 とが入力されるよう接続されている。
Ｄ回路２５に、動作クロックＳＫとスタートビット検出
回路２０からのスタートビット検出信号ＳＴＢとが入力
され、その他の制御ブロックＢｉは、ＡＮＤ回路２５
に、動作クロックＳＫと、前段の制御ブロックＢi-1 を
構成する超過クロック検出回路２７からの超過クロック
検出信号ＯＣi-1 とが入力されるよう接続されている。
【００４４】そして、各制御ブロックＢ１〜Ｂｍのシフ
トレジスタ２３のパラレル出力ＳＦＱ１〜ＳＦＱｍが、
デコード部１２に供給されると共に、最終段の制御ブロ
ックＢｍを構成する超過クロック検出回路２７からの超
過クロック検出信号ＯＣｍが、エラー検出信号ＥＲＲと
してエラー制御部１６に供給されるように構成されてい
る。
トレジスタ２３のパラレル出力ＳＦＱ１〜ＳＦＱｍが、
デコード部１２に供給されると共に、最終段の制御ブロ
ックＢｍを構成する超過クロック検出回路２７からの超
過クロック検出信号ＯＣｍが、エラー検出信号ＥＲＲと
してエラー制御部１６に供給されるように構成されてい
る。
【００４５】このように構成されたコマンド制御部１０
ａでは、リセット信号ＲＳＴによりリセットされた状態
では、スタートビット検出信号ＳＴＢ及び超過クロック
検出信号ＯＣ１〜ＯＣｍはいずれもロウレベルとなるた
め、どの制御ブロックＢ１〜Ｂｍのシフトレジスタ２３
にもクロックＳＫは供給されず、各シフトレジスタ２３
は停止状態にある。
ａでは、リセット信号ＲＳＴによりリセットされた状態
では、スタートビット検出信号ＳＴＢ及び超過クロック
検出信号ＯＣ１〜ＯＣｍはいずれもロウレベルとなるた
め、どの制御ブロックＢ１〜Ｂｍのシフトレジスタ２３
にもクロックＳＫは供給されず、各シフトレジスタ２３
は停止状態にある。
【００４６】そして、シリアルデータＤＩとして、通常
命令が正常に入力された場合、スタートビット検出回路
２０と制御ブロックＢ１とが、第１実施形態のコマンド
制御部１０と全く同様に動作することにより、スタート
ビットＳ及びコマンドデータＣ１が制御ブロックＢ１の
シフトレジスタ２３に格納される。
命令が正常に入力された場合、スタートビット検出回路
２０と制御ブロックＢ１とが、第１実施形態のコマンド
制御部１０と全く同様に動作することにより、スタート
ビットＳ及びコマンドデータＣ１が制御ブロックＢ１の
シフトレジスタ２３に格納される。
【００４７】次に、シリアルデータＤＩとして、特殊命
令１が入力された場合、図６のタイミング図に示すよう
に、コマンドデータＣ１が１段目の制御ブロックＢ１の
シフトレジスタ２３に取り込まれるまでは、先に説明し
た通常命令が正常に入力された場合と全く同様に動作す
る。この時、制御ブロックＢ１のシフトレジスタ２３の
ＭＳＢがハイレベルになっても、マイコン２からのクロ
ックＳＫが継続して供給されるため、超過クロック検出
信号ＯＣ１がハイレベルとなり、その結果、制御ブロッ
クＢ２のシフトレジスタ２３へのクロックＳＫの供給が
開始される。
令１が入力された場合、図６のタイミング図に示すよう
に、コマンドデータＣ１が１段目の制御ブロックＢ１の
シフトレジスタ２３に取り込まれるまでは、先に説明し
た通常命令が正常に入力された場合と全く同様に動作す
る。この時、制御ブロックＢ１のシフトレジスタ２３の
ＭＳＢがハイレベルになっても、マイコン２からのクロ
ックＳＫが継続して供給されるため、超過クロック検出
信号ＯＣ１がハイレベルとなり、その結果、制御ブロッ
クＢ２のシフトレジスタ２３へのクロックＳＫの供給が
開始される。
【００４８】以下、制御ブロックＢ２は、制御ブロック
Ｂ１と全く同様に動作し、シフトレジスタ２３のＭＳＢ
の信号レベルがハイレベルに変化すると、シフトレジス
タ２３へのクロックＣＫの供給が停止することにより、
コマンドデータＣ１に続くスタートビットＳ及びコマン
ドデータＣ２が制御ブロックＢ２のシフトレジスタ２３
に格納される。
Ｂ１と全く同様に動作し、シフトレジスタ２３のＭＳＢ
の信号レベルがハイレベルに変化すると、シフトレジス
タ２３へのクロックＣＫの供給が停止することにより、
コマンドデータＣ１に続くスタートビットＳ及びコマン
ドデータＣ２が制御ブロックＢ２のシフトレジスタ２３
に格納される。
【００４９】以下、同様に、特殊命令ｉ−１が入力され
た場合、制御ブロックＢｉまでが動作して、各制御ブロ
ックＢｉのシフトレジスタに、それぞれコマンドデータ
Ｃｉとその先頭に付加されたスタートビットＳとが格納
されることになる。以上説明したように、本実施形態の
メモリ制御装置によれば、いずれの制御ブロックＢ１〜
Ｂｍでも、シリアルデータＤＩを格納する必要がある時
のみシフトレジスタ２３にクロックＣＫが供給されるた
め、シフトレジスタ２３に不要なデータが格納されるこ
とを確実に防止できると共に、シフトレジスタ２３での
消費電力を必要最小限に抑えることができる。
た場合、制御ブロックＢｉまでが動作して、各制御ブロ
ックＢｉのシフトレジスタに、それぞれコマンドデータ
Ｃｉとその先頭に付加されたスタートビットＳとが格納
されることになる。以上説明したように、本実施形態の
メモリ制御装置によれば、いずれの制御ブロックＢ１〜
Ｂｍでも、シリアルデータＤＩを格納する必要がある時
のみシフトレジスタ２３にクロックＣＫが供給されるた
め、シフトレジスタ２３に不要なデータが格納されるこ
とを確実に防止できると共に、シフトレジスタ２３での
消費電力を必要最小限に抑えることができる。
【００５０】また、本実施形態では、分割された各コマ
ンドデータＣ１〜Ｃｍの先頭に、それぞれスタートビッ
トＳを配置することにより、各シフトレジスタ２３への
シリアルデータＤＩの格納終了を、シフトレジスタ２３
のＭＳＢの信号レベルを監視することにより、カウンタ
回路を用いることなく判定できるようにされているた
め、回路を小型化でき、しかも、このようなスタートビ
ットＳを設けることにより、外部から特別な信号を入力
するための端子を設けることなく可変長のフレームに対
応できるようにされているため、装置をＩＣ化した際の
パッケージサイズを小さくできる。
ンドデータＣ１〜Ｃｍの先頭に、それぞれスタートビッ
トＳを配置することにより、各シフトレジスタ２３への
シリアルデータＤＩの格納終了を、シフトレジスタ２３
のＭＳＢの信号レベルを監視することにより、カウンタ
回路を用いることなく判定できるようにされているた
め、回路を小型化でき、しかも、このようなスタートビ
ットＳを設けることにより、外部から特別な信号を入力
するための端子を設けることなく可変長のフレームに対
応できるようにされているため、装置をＩＣ化した際の
パッケージサイズを小さくできる。
【００５１】更に、本実施形態では、フレームサイズに
拘わらず、各コマンドデータＣｉが常に同じ制御ブロッ
クＢｉのシフトレジスタ２３に格納されるため、デコー
ド回路の構成を簡易化することができる。しかも、本実
施形態では、全く同じ構成を有する制御ブロックＢｉを
必要に応じて追加するだけで、所望のフレーム長に対応
することができるため、優れた拡張性を得ることができ
る。
拘わらず、各コマンドデータＣｉが常に同じ制御ブロッ
クＢｉのシフトレジスタ２３に格納されるため、デコー
ド回路の構成を簡易化することができる。しかも、本実
施形態では、全く同じ構成を有する制御ブロックＢｉを
必要に応じて追加するだけで、所望のフレーム長に対応
することができるため、優れた拡張性を得ることができ
る。
【００５２】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限定されるものではなく、
本発明の要旨を逸脱しない範囲において、様々な態様に
て実施することが可能である。例えば、上記実施形態で
は、メモリ制御装置４とメモリ６とが別体に構成されて
いるが、これらを１チップの半導体集積回路にて形成す
ることによりシリアルメモリとして構成してもよい。
が、本発明は上記実施形態に限定されるものではなく、
本発明の要旨を逸脱しない範囲において、様々な態様に
て実施することが可能である。例えば、上記実施形態で
は、メモリ制御装置４とメモリ６とが別体に構成されて
いるが、これらを１チップの半導体集積回路にて形成す
ることによりシリアルメモリとして構成してもよい。
【００５３】また、上記実施形態では、シフトレジスタ
２３のＭＳＢの信号レベルと動作クロックＳＫの入力の
有無とに基づいて超過クロック検出信号ＯＣｉを生成し
ているが、更に、新たなスタートビットＳの入力の有無
も考慮して超過クロック検出信号ＯＣｉを生成するよう
にしてもよい。
２３のＭＳＢの信号レベルと動作クロックＳＫの入力の
有無とに基づいて超過クロック検出信号ＯＣｉを生成し
ているが、更に、新たなスタートビットＳの入力の有無
も考慮して超過クロック検出信号ＯＣｉを生成するよう
にしてもよい。
【００５４】また更に、上記実施形態では、メモリ６と
してＥＥＰＲＯＭを用いているが、ＲＯＭ，ＲＡＭに拘
わらず、複数ビット単位でデータが入出力されるもので
あれば、どのようなメモリであってもよい。
してＥＥＰＲＯＭを用いているが、ＲＯＭ，ＲＡＭに拘
わらず、複数ビット単位でデータが入出力されるもので
あれば、どのようなメモリであってもよい。
【図１】 実施形態のメモリ制御装置の全体構成を表す
ブロック図である。
ブロック図である。
【図２】 第１実施形態におけるコマンド制御部の構成
を表す回路図である。
を表す回路図である。
【図３】 第１実施形態におけるコマンド制御部の各部
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図４】 第２実施形態におけるコマンド制御部の構成
を表す回路図である。
を表す回路図である。
【図５】 第２実施形態のメモリ制御装置に入力される
シリアルデータのフレーム構成を表す説明図である。
シリアルデータのフレーム構成を表す説明図である。
【図６】 第２実施形態におけるコマンド制御部の各部
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
２…マイコン、４…メモリ制御装置、６…メモリ、１
０，１０ａ…コマンド制御部、１２…デコード部、１４
…データ制御部、１６…エラー制御部、２０…スタート
ビット検出回路、２１，２６…論理和（ＯＲ）回路、２
２，２９…Ｄタイプフリップフロップ（ＤＦＦ）回路、
２３…シフトレジスタ２４…クロック供給制御回路、２
５…論理積（ＡＮＤ）回路、２７…超過クロック検出回
路、２８…遅延素子、Ｂ１〜Ｂｍ…制御ブロック。
０，１０ａ…コマンド制御部、１２…デコード部、１４
…データ制御部、１６…エラー制御部、２０…スタート
ビット検出回路、２１，２６…論理和（ＯＲ）回路、２
２，２９…Ｄタイプフリップフロップ（ＤＦＦ）回路、
２３…シフトレジスタ２４…クロック供給制御回路、２
５…論理積（ＡＮＤ）回路、２７…超過クロック検出回
路、２８…遅延素子、Ｂ１〜Ｂｍ…制御ブロック。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 原田 卓哉
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
(72)発明者 我妻 秀治
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5B060 AB17 AC01
5B077 GG32
Claims (4)
- 【請求項１】 コマンドデータにスタートビットを付加
したフレーム構成を有するシリアルデータ、及び該シリ
アルデータに同期した動作クロックを外部から入力し、
該動作クロックに従って前記シリアルデータを格納する
シリアルデータ格納手段を備え、該シリアルデータ格納
手段に格納されたコマンドデータに基づいて、複数ビッ
ト単位でデータが入出力されるメモリの制御を行うメモ
リ制御装置であって、 前記シリアルデータ格納手段は、 前記スタートビットが入力されるとスタートビット検出
信号を出力するスタートビット検出手段と、 前記コマンドデータに前記スタートビットを加えた長さ
に等しいビット数のシリアルデータを前記動作クロック
に従って格納するよう構成され、且つ該シリアルデータ
の格納を開始する前に、前記スタートビットの信号レベ
ルを反転させた信号レベルに格納値が初期化されるシフ
トレジスタと、 前記スタートビット検出手段がスタートビット検出信号
を出力すると、前記シフトレジスタの最上位ビットの信
号レベルが変化するまでの間、該シフトレジスタに動作
クロックを供給するクロック供給制御手段と、 該クロック供給制御手段が前記シフトレジスタに対する
動作クロックの供給を停止した後に引き続き動作クロッ
クが入力されると超過クロック検出信号を出力する超過
クロック検出手段と、 を備えることを特徴とするメモリ制御装置。 - 【請求項２】 １ないし複数のコマンドデータのそれぞ
れにスタートビットを付加したものを連結してなる可変
長のフレーム構成を有するシリアルデータ、及び該シリ
アルデータに同期した動作クロックを外部から入力し、
該動作クロックに従って前記シリアルデータを格納する
シリアルデータ格納手段を備え、該シリアルデータ格納
手段に格納されたコマンドデータに基づいて、複数ビッ
ト単位でデータを入出力するメモリの制御を実行するメ
モリ制御装置であって、 前記シリアルデータ格納手段は、 前記スタートビットが入力されるとスタートビット検出
信号を出力するスタートビット検出手段と、 前記コマンドデータに前記スタートビットを加えた長さ
に等しいビット数のシリアルデータを前記動作クロック
に従って格納するよう構成され、且つ該シリアルデータ
の格納を開始する前に、前記スタートビットの信号レベ
ルを反転させた信号レベルに格納値が初期化されるシフ
トレジスタ、所定の許可信号が入力されると前記シフト
レジスタの最上位ビットの信号レベルが変化するまでの
間、該シフトレジスタに動作クロックを供給するクロッ
ク供給制御手段、該クロック供給制御手段が動作クロッ
クの供給を停止した後に引き続き動作クロックが入力さ
れると超過クロック検出信号を出力する超過クロック検
出手段からなる複数の制御ブロックとを備え、前記クロ
ック制御手段は、一段目の制御ブロックでは前記スター
トビット検出信号を前記許可信号とし、また二段目以降
の制御ブロックでは前段の制御ブロックの超過クロック
検出信号を前記許可信号として動作することを特徴とす
るメモリ制御装置。 - 【請求項３】 請求項１又は請求項２記載のメモリ制御
装置、及び該メモリ制御装置によって制御されるメモリ
アレーを、１チップの半導体集積回路として構成したこ
とを特徴とするシリアルメモリ。 - 【請求項４】 前記メモリアレーは、ＥＥＰＲＯＭであ
ることを特徴とする請求項３記載のシリアルメモリ。
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