CN113204507A - 一种通用输入输出数据传输方法、装置、设备及介质 - Google Patents
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Abstract
本发明公开了一种通用输入输出数据传输方法、装置、设备及介质。所述方法包括：若接收到长度为第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；以所述第二预设比特为单位继续接收后续的第二SDataOut数据。本发明的方案实现了接收不同长度的数据，可兼顾数据写入量以及传输速度，使得数据传输方式更加灵活。
Description
技术领域
本发明涉及数据传输技术领域，尤其涉及一种通用输入输出数据传输方法、装置、设备及介质。
背景技术
服务器的主板设计通过BMC(Baseboard Management Controller，基板管理控制器)来掌握整个系统的所有信息，也会设计CPLD来控制主板上所有的电源控制时序。主板上的CPLD也会记录下所有的电源状况，而CPLD除了掌控所有的电源控制与主板的所有错误与事件，也会侦测整个系统上是否有错误或是告警信息，例如温度告警等等。BMC可直接通过与CPLD间的传输来获取这些信息，CPLD与BMC间最常见的传输方式就是通过SGPIO(SerialGeneral Purpose Input Output，简称SGPIO，通用输入输出)。
传统BMC与CPLD间使用SGPIO数据的输出通常是固定格式，此种方式仅简单控制某个CPLD的GPIO引脚输出0/1，从而分别实现以固定位数数据为一帧重复接收数据。例如图1A就是重复以每一帧包含8比特数据重复接收，又如图1B和图1C每帧接收的数据分别是12比特和24比特。
结合图1B所示，由于每帧数据包含24比特，这样会导致要控制的GPIO引脚输出频率就会有个极限，也就是说CPLD接收BMC端的数据，要每接收24个SClock后，CPLD才能将接收进来的SDataOut(串行数据输出)数据做解析，而对于CPLD需要每次接收到BMC来的控制信号就是24个SClock的时间，假设SDataOut(A23～A0)间的A23是CPLD接收到后，就会通过CPLD的输出引脚输出高/低电压，假设SClcok的频率是1MHz(1us)，那CPLD接收BMC送出一帧数据的时间就是1us x 24＝24us，由此该引脚最快的频率就是1/24us＝41KHz，那如果在系统上需要用到比41KHz还快的控制信号就无法满足需求。此外，虽然固定8比特的传输格式，虽然可以让接收速度快3倍，但是在某些场景下8比特数据量还是不够快，而且SDataOut内所包含的数据量又太少，只能包含8个数据量，若需要包含24个数据量时就又无法满足需求，因此亟需改进。
发明内容
有鉴于此，有必要针对以上技术问题，提供一种通用输入输出数据传输方法、装置、设备及介质。
根据本发明的第一方面，提供了一种通用输入输出数据传输方法，所述方法包括：
若接收到长度为第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；
将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
以所述第二预设比特为单位继续接收后续的第二SDataOut数据。
在其中一个实施例中，所述第二预设比特大于所述第一预设比特。
在其中一个实施例中，所述第一预设比特为二比特或三比特。
在其中一个实施例中，所述方法还包括：
对接收到的每一第二SDataOut数据进行解析以得到对应的第二二进制数；
对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效。
在其中一个实施例中，所述对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效的步骤包括：
获取所述第二二进制数的最后一位并记作校验位，以及将除最后一位的其余位均记作信息位；
根据预设编码规则计算信息位对应的校验值，并将所述校验值与所述校验位进行比较；
若所述校验值与校验位的数值相同，则确认所述第二SDataOut数据为有效。
在其中一个实施例中，所述方法还包括：
若所述校验值与校验位的数值不相同，则确认所述第二SDataOut数据为无效数据，并丢弃对应的第二预设比特的SDataOut数据。
在其中一个实施例中，所述预设编码为对每一信息位分别取反后相加，或者对每一信息位取反相加再对相加结果取反。
根据本发明的第二方面，还提供了一种通用输入输出数据传输装置，所述装置包括：
第一接收模块，用于在接收到第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；
匹配模块，用于将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
第二接收模块，用于以所述第二预设比特为单位继续接收后续的第二SDataOut数据。
根据本发明的第三方面，还提供了一种计算机设备，该计算机设备包括：
至少一个处理器；以及
存储器，存储器存储有可在处理器上运行的计算机程序，处理器执行程序时执行前述的通用输入输出数据传输方法。
根据本发明的第四方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时执行前述的通用输入输出数据传输方法。
上述一种通用输入输出数据传输方法，通过在接收到长度为第一预设比特的第一SDataOut数据时，对第一SDataOut数据进行解析得到对应的第一二进制数，然后根据预设传输长度和二进制数映射关系为第一二进制数匹配一个第二预设比特，进而以第二比特为单位继续接收后续的SDataOut数据，从而实现了接收不同长度的数据，可兼顾数据写入量以及传输速度，使得数据传输方式更加灵活。
此外，本发明还提供了一种通用输入输出数据传输装置、一种计算机设备和一种计算机可读存储介质，同样能实现上述技术效果，这里不再赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1A为传统的8比特模式SGPIO数据的示意图；
图1B为传统的16比特模式SGPIO数据示的意图；
图1C为传统的24比特模式SGPIO数据的示意图；
图2为本发明一个实施例提供的一种通用输入输出数据传输方法的流程示意图；
图3为本发明又一个实施例提供的主板CPLD与BMC通信的架构示意图；
图4A为本发明一个实施例提供的SLoad信号低致能传输SGPIO数据的示意图；
图4B为本发明一个实施例提供的SLoad信号高致能传输SGPIO数据的示意图；
图5为本发明又一个实施例提供的一种通用输入输出数据传输装置的结构示意图；
图6本发明另一个实施例中计算机设备的内部结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
在一个实施例中，请参照图2所示，本发明提供了一种通用输入输出数据传输方法，具体来说所述方法包括以下步骤：
S100，若接收到长度为第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；其中，常用的SGIPO数据包含时钟(SClock)信号、负载(SLoad)信号、数据输出(SDataOut)信号、数据输入(SDataIn，但一般而言，不是所有的SGPIO设备都支持SDataIn脚位，因此SDataIn的信号线是可选(optional)的。
需要说明的是，SClock的信号则是用以定义SGIPO传输数据时所使用的频率。SLoad脚位的信号可为一低致能(Low active)信号或是一高致能(High active)信号。当SLoad脚位的信号为低致能信号时，SGPIO数据的每一个帧则是由SLoad脚位的信号的相邻的两个低电位脉波来定义，在此状况下，SGPIO数据。相对的，当SLoad脚位的信号为高致能信号时，SGPIO数据的每一个帧则是由SLoad信号的相邻的两个高电位脉波来定义，在此状况下，SGPIO数据每一帧的时间在时序上是介于SLoad信号的相邻的两个高电位脉波之间。常用的发送数据的主体一端可以是服务器上的BMC，常用的接收数据的主体是服务器的主板CPLD，当然也可是风扇CPLD、以及背板CPLD等等。
S200，将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
需要说明的是，预设传输长度和二进制数映射关系并不是固定的，一方面第一二进制数据的长度不同，而且具体的某一个数值所映射的传输长度也可以是任意的；例如当解析得到的第一二进制数为01，可以规定01对应6比特，10对应7比特，11对应24比特，在实施过重中考虑到CPLD在进行信号控制时常用的控制数据长度进行调整即可，可以理解的是以上数值的设定仅仅为了便于理解，并不应理解为对本发明方案的限制。另外，考虑到第一预设比特对应的第一SDataOut数据虽然属于传输数据的一部分，但仅仅是其余数据的信息标识，在具体使用是，第一预设比特无需占用过大的长度，只要能够区分需要使用的多个不同的第一预设比特即可，例如当需要对三种不同长度数据进行组合接收时，采用两比特的即可满足该需求，若仍使用三位可能会造成不必要的浪费。
S300，以所述第二预设比特为单位继续接收后续的第二SDataOut数据。在实施过程中由于数据是持续发送的，对于接收方而言，只要接收到第一预设比特的数据后，后续就会使用新接收到的第一SDataOut数据内的数据所映射的新的第二预设比特数据继续接收，因而可能会出现当接收到一个第一预设比特的数据后，会连续收到多个第二预设长度的数据。
上述一种通用输入输出数据传输方法，通过在接收到长度为第一预设比特的第一SDataOut数据时，对第一SDataOut数据进行解析得到对应的第一二进制数，然后根据预设传输长度和二进制数映射关系为第一二进制数匹配一个第二预设比特，进而以第二比特为单位继续接收后续的SDataOut数据，从而实现了接收不同长度的数据，可兼顾数据写入量以及传输速度，使得数据传输方式更加灵活。
在又一个实施例中，所述第二预设比特均大于所述第一预设比特。
在又一个实施例中，所述第一预设比特为二比特或三比特。
在又一个实施例中，所述方法还包括：
S410，对接收到的每一第二SDataOut数据进行解析以得到对应的第二二进制数；
S420，对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效。
在又一个实施例中，前述步骤S420具体包括以下子步骤：
S421，获取所述第二二进制数的最后一位并记作校验位，以及将除最后一位的其余位均记作信息位；
S422，根据预设编码规则计算信息位对应的校验值，并将所述校验值与所述校验位进行比较；优选地，所述预设编码为对每一信息位分别取反后相加，或者对每一信息位取反相加再对相加结果取反
S423若所述校验值与校验位的数值相同，则确认所述第二SDataOut数据为有效。
优选地，所述方法还包括：
S424，若所述校验值与校验位的数值不相同，则确认所述第二SDataOut数据为无效数据，并丢弃对应的第二预设比特的SDataOut数据。
在又一个实施例中，为了便于理解本发明的技术方案，下面以BMC作为发送端，CPLD为接收端为例进行详细说明，请结合图3所示，为了改善传统BMC与CPLD间使用SGPIO的传输控制方式不弹性，且没有效率，而且也缺少校验机制的问题本发明设定了控制比特(即control bit)和数据比特(data bits)，具体的实施方式如下：
结合图4A和4B所示，设定控制比特的位数，举例来说control bit可以包含多位，通常三位的控制比可以映射8种不同长度的数据比特(data bits)，并且能够满足大多数的信号控制场景，因此可以将control bit设置为长度为3比特的数据。
设定控制比特的对应的二进制数值与传输长度的对应关系，举例来说，假设control bit为001，data bit就会设定为4bits；假设control bit为010，data bit就会设定为5bits；假设control bit为011，data bit就会设定为6bits；假设control bit为100，data bit就会设定为7bits...以此类推。
请再次参照图3所述，为了便于CPLD对接收到的SDataOut数据进行区分，CPLD分别用3-bit control解码器和数据长度解码器对control bit、和data bit数据进行解码，具体方式为：3-bit control解码器会优先判断SGPIO送出的信号是否为3-bit的控制比特，每次的SLoad信号如图4A所示由1->0后，SClock就开始计数SDataOut，并在SLoad＝1的时候，就会判断整个帧的长度是否是给3-bit control解码器使用，若SLoad＝1时，计数SDataOut的数量大于3，就表示此帧数据为DataLengh解码器使用；需要说明的是，图4B则是另一种SGPIO的表现方式，是在SLoad由0->1时，SClock就开始计数SDataOut并在SLoad＝0的时候，就会判断整个数据帧是否是给3-bit control解码器使用，若SLoad＝0时，计数SDataOut的数量大于3，就表示此次封包为DataLengh解码器使用。
下面结合图4A的接收SDataOut数据进行详细说明，图4A中第一次收到3-bitcontrol数据，经解析其对应的二进制数为001，由于预先定义001映射为以4比特为单位长度接收数据，随后连续接收到两组长度为4比特的数据A3-A0，此两组数据可作为CPLD的控制信号；然后第二次接收到3-bit control数据，经解析其对应的二进制数为010，由于预先定义010映射为以5比特为单位长度接收数据，随后梁旭接收到两组长度为5比特的数据B4-B0；最后第三次接收到3-bit control数据，经解析其对应的二进制数为011，由于预先定义011映射为以6比特为单位长度接收数据，随后连续接收到两组长度为6比特的数据C5-C0，后续依次类推，假设再次接收到3-bit control数据则继续以相同的方式变换接收数据的长度。
此外，本发明方法还导入了CRC(Cyclic redundancy check，循环冗余校验)，可判别此传输数据是否正常，CPLD若判断为正确的CRC数值，才会将BMC传输至CPLD的数据正常解读并反应至系统上；具体来说CRC的机制可以为将CRC前端的数据全部相加后取反，或是将CRC前端的数据全部相加再加1…等等的方法皆可。
在又一个实施例中，请结合图4A和图4B所示，为了实现CPLD从BMC中接收包含不同长度的SGPI数据，在现有CPLD与BMC的通信架构基础上进行改进具体实施方式如下：
步骤一，重新设计BMC即(SGPIO信号发送端)发送的封包格式，并将control bit(控制比特)导入至新的SGPIO信号发送的封包格式，并以此送出的封包送出至不同电路板的CPLD，如主板CPLD，风扇CPLD，或者背板CPLD等。
步骤二，重新设计CPLD(即SGPIO信号接收端))接收端的封包格式，并将controlbit(控制比特)导入至新的信号接收端的封包格式，并以此接收来至BMC的SGPIO信号。
步骤三，CPLD接收BMC的SDataOut串行数据输出数据；
步骤四，CPLD接收SDataOut(串行数据输出)后，先判别BMC送出SGPIO数据内的control bit控制比特/数值为何值。
步骤五，control bit(控制比特)数值判断为：control bit＝001,data bit＝4bits；control bit＝010,data bit＝5bits；control bit＝011,data bit＝6bits；control bit＝100,data bit＝7bits...以此类推。
步骤六，CPLD藉由控制比特数值判断后，即可转换接收SDataOut的比特长度。
具体举例来说，假设CPLD收到一个3比特的数据该数据即为control bit，通过解析得到其二进制数表示为010，将该数值与步骤五中列举的情形进行匹配确认此二进制数对应的是5比特长度，进而后续将持续接收长度为5比特的封包数据；当连续接收到两组5比特长度的数据后，CPLD再次接收到一个3比特的数据，该新接收到的3比特长度数据为control bit，通过第二解析新接收到的3比特数据的内容其二进制数表示为100，将该数值与步骤无列举的情形进行匹配确认此二进制数对应的是7比特长度，进而后续将持续接收长度为7比特的封包数据。由此，CPLD实现了从BMC分别接收5比特长和7比特长的两种数据，而不再是单一固定的长度，BMC与CPLD间的传输控制方式弹性，传输效率更高有，对于CPLD而言可加快写入数据，提升控制速度。
步骤七，CPLD接收SDataOut的数据后，会继续在SDataOut的最后一个bit做CRC循环冗余校验校验机制；
具体来说，CRC校验机制举例：假设control bit＝001,data bit＝4bits，当CPLD接到SDataOut数据为0101，其中最后一各比特值为1，其作为校验位，前三位010为信息位，假设校验时使用的编码规则是对信息为的数据分别取反后相加，对010取反得到的即为101，然后三个信息位相加即为0，该值与最后一位对应数值不相同，正面此次校验失败，因CRC冗余校验存在错误，CPLD即认定此次接收数据无效并舍弃；反之CPLD认为本次接收的数据有效，可以正常使用。
另外，需要说明的是编码规则有很多，此处仅仅列举几种常用的，当然可以对以上确定的信息位做如下运算：3个比特为010透过相加取反后+1的结果为1与CPLD接受到SDataOut最后1个比特一致等于1，所以此数据即为有效；反之，若CPLD接收到的SDataOut数据为0100，因CRC冗余校验存在错误，CPLD即认定此次接收数据无效并舍弃。
本发明的方法与传统的SGPIO数据传输方式相比至少具备以下有益技术效果：
(1)改善了数据接收的长度固定且单一的问题，能够以多种长度为单位接收数据，可以增加对更短比特以及更大比特数据接收的情形，使得传输方式更为弹性，适合更多的应用场景，并且组合的使用方式使得接收数据更灵活。
(2)增加了对接收到的数据的校验机制，有效的避免的对传输错误数据的使用，显著的降低了使用错误传输数据造成后续控制出现异常的风险。
在又一个实施例中，请参照图5本发明还提供了一种通用输入输出数据传输装置，具体来说所述装置50包括：
第一接收模块51，用于在接收到第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；其中，常用的SGIPO数据包含时钟(SClock)信号、负载(SLoad)信号、数据输出(SDataOut)信号、数据输入(SDataIn，但一般而言，不是所有的SGPIO设备都支持SDataIn脚位，因此SDataIn的信号线是可选(optional)的。
需要说明的是，SClock的信号则是用以定义SGIPO传输数据时所使用的频率。SLoad脚位的信号可为一低致能(Low active)信号或是一高致能(High active)信号。当SLoad脚位的信号为低致能信号时，SGPIO数据的每一个帧则是由SLoad脚位的信号的相邻的两个低电位脉波来定义，在此状况下，SGPIO数据。相对的，当SLoad脚位的信号为高致能信号时，SGPIO数据的每一个帧则是由SLoad信号的相邻的两个高电位脉波来定义，在此状况下，SGPIO数据每一帧的时间在时序上是介于SLoad信号的相邻的两个高电位脉波之间。常用的发送数据的主体一端可以是服务器上的BMC，常用的接收数据的主体是服务器的主板CPLD，当然也可是风扇CPLD、以及背板CPLD等等。
匹配模块52，用于将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
需要说明的是，预设传输长度和二进制数映射关系并不是固定的，一方面第一二进制数据的长度不同，而且具体的某一个数值所映射的传输长度也可以是任意的；例如当解析得到的第一二进制数为01，可以规定01对应6比特，10对应7比特，11对应24比特，在实施过重中考虑到CPLD在进行信号控制时常用的控制数据长度进行调整即可，可以理解的是以上数值的设定仅仅为了便于理解，并不应理解为对本发明方案的限制。另外，考虑到第一预设比特对应的第一SDataOut数据虽然属于传输数据的一部分，但仅仅是其余数据的信息标识，在具体使用是，第一预设比特无需占用过大的长度，只要能够区分需要使用的多个不同的第一预设比特即可，例如当需要对三种不同长度数据进行组合接收时，采用两比特的即可满足该需求，若仍使用三位可能会造成不必要的浪费。
第二接收模块53，用于以所述第二预设比特为单位继续接收后续的第二SDataOut数据。在实施过程中由于数据是持续发送的，对于接收方而言，只要接收到第一预设比特的数据后，后续就会使用新接收到的第一SDataOut数据内的数据所映射的新的第二预设比特数据继续接收，因而可能会出现当接收到一个第一预设比特的数据后，会连续收到多个第二预设长度的数据。
上述一种通用输入输出数据传输装置，通过在接收到长度为第一预设比特的第一SDataOut数据时，对第一SDataOut数据进行解析得到对应的第一二进制数，然后根据预设传输长度和二进制数映射关系为第一二进制数匹配一个第二预设比特，进而以第二比特为单位继续接收后续的SDataOut数据，从而实现了接收不同长度的数据，可兼顾数据写入量以及传输速度，使得数据传输方式更加灵活。
优选地，所述第二预设比特均大于所述第一预设比特。
优选地，所述第一预设比特为二比特或三比特。
优选地，所述装置还包括：
解码模块，用于对接收到的每一第二SDataOut数据进行解析以得到对应的第二二进制数；
校验模块，用于对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效。
优选地所述校验模块包括：
获取模块，用于获取所述第二二进制数的最后一位记并记作校验位，以及将除最后一位的其余位均记作信息位；
比较模块，用于根据预设编码规则计算信息位对应的校验值，并将所述校验值与所述校验位进行比较；
第一确认模块，用于在所述校验值与校验位的数值相同时，则确认所述第二SDataOut数据为有效。
第二确认模块，用于在所述校验值与校验位的数值不相同时，则确认所述第二SDataOut数据为无效数据，并丢弃对应的第二预设比特的SDataOut数据。
优选地，所述预设编码为对每一信息位分别取反后相加，或者对每一信息位取反相加再对相加结果取反。
需要说明的是，关于通用输入输出数据传输装置的具体限定可以参见上文中对通用输入输出数据传输方法的限定，在此不再赘述。上述通用输入输出数据传输装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
根据本发明的另一方面，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图请参照图6所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时实现以上所述的通用输入输出数据传输方法，具体来说，所述方法包括以下步骤：
若接收到长度为第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；
将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
以所述第二预设比特为单位继续接收第二SDataOut数据。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种通用输入输出数据传输方法，其特征在于，所述方法包括：
若接收到长度为第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；
将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
以所述第二预设比特为单位继续接收后续的第二SDataOut数据。
2.根据权利要求1所述的方法，其特征在于，所述第二预设比特大于所述第一预设比特。
3.根据权利要求2所述的方法，其特征在于，所述第一预设比特为二比特或三比特。
4.根据权利要求2所述的方法，其特征在于，所述方法还包括：
对接收到的每一第二SDataOut数据进行解析以得到对应的第二二进制数；
对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效。
5.根据权利要求4所述的方法，其特征在于，所述对所述第二二进制数进行循环冗余校验以确定所述第二SDataOut数据是否有效的步骤包括：
获取所述第二二进制数的最后一位并记作校验位，以及将除最后一位的其余位均记作信息位；
根据预设编码规则计算信息位对应的校验值，并将所述校验值与所述校验位进行比较；
若所述校验值与校验位的数值相同，则确认所述第二SDataOut数据为有效。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
若所述校验值与校验位的数值不相同，则确认所述第二SDataOut数据为无效数据，并丢弃对应的第二预设比特的SDataOut数据。
7.根据权利要求5所述的方法，其特征在于，所述预设编码为对每一信息位分别取反后相加，或者对每一信息位取反相加再对相加结果取反。
8.一种通用输入输出数据传输装置，其特征在于，所述装置包括：
第一接收模块，用于在接收到第一预设比特的第一SDataOut数据，则解析所述第一SDataOut数据以得到对应的第一二进制数；
匹配模块，用于将所述第一二进制数与预设传输长度和二进制数映射关系进行匹配以得到第二预设比特，其中，不同的二进制数对应不同的传输长度；
第二接收模块，用于以所述第二预设比特为单位继续接收后续的第二SDataOut数据。
9.一种计算机设备，其特征在于，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器中运行的计算机程序，所述处理器执行所述程序时执行权利要求1-7任意一项所述的方法。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行权利要求1-7任意一项所述的方法。
Priority Applications (1)
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| CN202110449002.9A CN113204507A (zh) | 2021-04-25 | 2021-04-25 | 一种通用输入输出数据传输方法、装置、设备及介质 |
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