CN115080116B - 兼容多种存储器接口的微控制器、方法、芯片和显示器 - Google Patents
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Abstract
本发明涉及电数字数据处理技术领域，尤其涉及一种兼容多种存储器接口的微控制器、方法、芯片和显示器。微控制器包括：解析模块，用于接收外部存储器的地址信号和数据信号，并基于地址信号生成第一控制信号；配置模块，与解析模块电连接，用于接收地址信号、数据信号和第一控制信号，并基于地址信号、数据信号和第一控制信号生成与外部存储器的数据读写时序匹配的时序配置信号；接口模块，分别与解析模块和配置模块电连接，用于接收地址信号、数据信号、第一控制信号和时序配置信号，并基于第一控制信号和时序配置信号确定与外部存储器基于地址信号和数据信号进行数据交互的数据读写时序。本发明用以降低访问多种存储器的复杂度。
Description
技术领域
本发明涉及电数字数据处理技术领域，尤其涉及一种兼容多种存储器接口的微控制器、方法、芯片和显示器。
背景技术
存储器是用于存储程序和各种数据信息的记忆部件。在各种领域中都有不同规模的应用。而根据存储器不同的读写功能或信息的可保存性等多个方面，存储器可分为很多种类型。但在不同类型的存储器中进行读写有着较为不同的读写模式或方式。因此在同一系统中访问多种存储器则需要多种相对应的存储器读写控制器，这侧面影响了系统的复杂程度。
发明内容
本发明提供一种兼容多种存储器接口的微控制器、方法、芯片和显示器，用以降低访问多种存储器的复杂度。
本发明提供一种兼容多种存储器接口的微控制器，包括：
解析模块，用于接收外部存储器的地址信号和数据信号，并基于所述地址信号生成第一控制信号；
配置模块，与所述解析模块电连接，用于接收所述地址信号、所述数据信号和所述第一控制信号，并基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；
接口模块，分别与所述解析模块和所述配置模块电连接，用于接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
本发明还提供一种闪存芯片，包括：所述的兼容多种存储器接口的微控制器。
本发明还提供一种显示器，包括：所述的兼容多种存储器接口的微控制器。
本发明还提供一种兼容多种存储器接口的方法，应用于所述的兼容多种存储器接口的微控制器，方法包括：
控制解析模块接收外部存储器的地址信号和数据信号，并控制解析模块基于所述地址信号生成第一控制信号；
控制配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；
控制接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并控制接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述兼容多种存储器接口的方法。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述兼容多种存储器接口的方法。
本发明提供的兼容多种存储器接口的微控制器、方法、芯片和显示器，通过解析模块接收外部存储器的地址信号和数据信号，并基于所述地址信号生成第一控制信号；通过配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；又通过接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。从而本发明实施例通过解析模块实现全局的功能控制，通过配置模块实现根据外部存储器的地址信号、所述数据信号和第一控制型号确定与所述外部存储器的数据读写时序匹配的时序配置信号；并通过接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。本实施例能够基于外部存储器地址信号和数据信号确定与外部存储器匹配的数据读写时序，并基于与外部存储器匹配的数据读写时序与外部存储器进行数据交互。从而兼容多种存储器接口，降低访问多种存储器的系统复杂度。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的兼容多种存储器接口的电路原理图；
图2是本发明提供的解析模块的电路原理图；
图3是本发明提供的配置模块的电路原理图；
图4是本发明提供的校验模块的电路原理图；
图5是本发明提供的计数模块的电路原理图；
图6是本发明提供的接口模块的电路原理图；
图7是本发明提供的缓存模块的电路原理图；
图8是本发明提供的兼容多种存储器接口的方法的流程示意图之一；
图9是本发明提供的兼容多种存储器接口的方法的流程示意图之二；
图10是本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图7描述本发明的一种兼容多种存储器接口的微控制器100，请参照图1，兼容多种存储器接口的微控制器100包括：解析模块1、配置模块2以及接口模块4。
解析模块1，用于接收外部存储器的地址信号和数据信号，并基于所述地址信号生成第一控制信号；并向配置模块2和接口模块4发送地址信号、数据信号和第一控制信号。其中，第一控制信号用于控制配置模块2和接口模块4开始工作。具体的，解析模块1可包括比较器和多路选择器。通过比较器对地址信号进行解析，通过多路选择器完成控制数据发送的功能。
配置模块2，与所述解析模块1电连接，用于接收所述地址信号、所述数据信号和所述第一控制信号，并基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号。具体的，配置模块2可包括微控制器、寄存器和多路选择器。其中，微控制器进行逻辑控制，寄存器可存储地址与存储器时序映射数据和地址与存储器校验映射数据。通过多路选择器完成控制数据发送的功能。
具体的，配置模块2可预设地址与存储器时序映射数据。其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器时序配置信息。控制配置模块2基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置；控制配置模块2基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号。
例如，设定的不同地址信号所对应的存储器的类型的不同，不同存储器的时序配置有差异，本申请实施例可设置对应NOR闪存、NAND闪存两种不同存储器的地址。NOR闪存、NAND闪存对应的时序配置不同。从而本发明实施例控制配置模块2基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置。从而本发明实施例根据不同地址信号所对应的存储器的时序配置。例如确定外部存储器的地址信号所对应的存储器为NOR闪存时，确定NOR闪存的时序配置为目标时序配置，控制配置模块2基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号。
接口模块4，分别与所述解析模块1和所述配置模块2电连接，用于接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。接口模块4可使用各种逻辑控制单元，如单片机，微处理器等。
在接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号的情况下，接口模块4基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。从而接口模块4与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序匹配外部存储器的时序配置。
从而本发明实施例通过解析模块1实现全局的功能控制，通过配置模块2实现根据外部存储器的地址信号、所述数据信号和第一控制型号确定与所述外部存储器的数据读写时序匹配的时序配置信号；并通过接口模块4基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。本实施例能够基于外部存储器地址信号和数据信号确定与外部存储器匹配的数据读写时序，并基于与外部存储器匹配的数据读写时序与外部存储器进行数据交互。从而兼容多种存储器接口，降低访问多种存储器的系统复杂度。
具体的，请参照图2，所述解析模块1包括：地址解析单元11和数据控制单元12。地址解析单元11；用于接收所述地址信号后，并根据预设规则生成第一控制信号；数据控制单元12与所述地址解析单元11电连接，数据控制单元12用于接收所第一控制信号，并根据所述第一控制信号控制所述数据信号的流向。
解析模块1接收外部存储器的地址信号和数据信号，对地址信号生成第一控制信号，通过地址信号、数据信号和第一控制信号实现全局的功能控制。
在本申请的其他方面，请参照图3，所述配置模块2包括：配置解析单元21和时序配置单元22。
配置解析单元21，用于根据所述地址信号、所述第一控制信号和所述数据信号生成配置控制信号和配置数据信号。
时序配置单元22；与所述配置解析单元21电连接，用于接收所述配置控制信号和所述配置数据信号，并基于所述配置控制信号和所述配置数据信号确定时序配置，生成所述时序配置信号。
配置解析单元21基于预设地址与存储器时序映射数据，根据不同的地址信息，识别到是采用不同的存储器对应的时序配置，时序配置单元22会生成与外部存储器的地址信号匹配的时序配置信号，并将所述时序配置信号发送至接口模块4。
在本申请的其他方面，所述配置模块2还包括校验配置单元23，所述校验配置单元23与所述配置解析单元21电连接，用于基于所述配置控制信号和所述配置数据信号生成与所述外部存储器的校验方式匹配的校验配置信号。
具体的，配置模块2可预设地址与存储器校验映射数据。其中，所述地址与存储器校验映射数据包括不同的地址信号对应的存储器校验方式配置信息。控制配置模块2基于所述地址与存储器校验映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的校验方式匹配的目标校验配置；控制配置模块2基于所述目标时序配置生成与所述外部存储器的校验方式匹配的校验配置信号。
例如，设定的不同地址信号所对应的存储器的类型的不同，不同存储器的校验配置有差异。校验方式可包括ECC（纠错内存）校验、CRC（全称Cyclic Redundancy Check，以为循环冗余校验码）校验以及奇偶检验等。从而本发明实施例根据不同地址信号生成与所述外部存储器的校验方式匹配的校验配置信号。例如确定外部存储器的地址信号所对应的存储器为NOR闪存时，确定NOR闪存的校验方式ECC校验为目标校验配置，控制配置模块2基于所述目标校验配置生成与所述外部存储器的校验方式匹配的校验配置信号。
所述兼容多种存储器接口的微控制器还包括分别与所述配置模块2和所述接口模块4电连接的校验模块6；所述校验模块6用于接收所述配置模块2发送的所述校验配置信号以及接收所述接口模块4发送的所述数据信号，并基于所述校验配置信号和所述数据信号生成与所述外部存储器校验方式匹配的校验数据信号，使得接口模块4与外部存储器进行数据交互时完成与所述外部存储器的校验方式匹配的校验。校验模块6可使用各种逻辑控制单元，如单片机，微处理器等。
具体的，请参照图4，所述校验模块6包括：校验控制单元61、校验单元以及校验数据控制单元65。
校验控制单元61，用于在接收配置模块2发送的所述校验配置信号，并基于所述校验配置信号生成校验控制信号。
校验单元，与所述校验控制单元61电连接，用于接收所述校验控制信号和所述数据信号，并基于所述校验控制信号对所述数据信号进行校验，生成至少两种校验规则的校验数据信号。为了满足不同存储器的校验需求，因此，校验单元需至少具有两种校验规则。
校验数据控制单元65，分别与所述校验控制单元61和所述校验单元电连接，所述校验数据控制单元65用于根据所述校验控制信号，从至少两种校验规则的校验数据信号选择目标校验数据信号，并发送所述目标校验数据信号至所述接口模块4。其中，基于校验配置信号生成的校验控制信号中带有外部存储器的校验方式信息。因此，所述校验数据控制单元65用于根据所述校验控制信号，从至少两种校验规则的校验数据信号选择目标校验数据信号。
本发明实施例通过校验模块6在对外置存储器读/写数据的过程进行监控生成校验码，从而提高数据的准确性。
需要说明的是，为了兼容多种存储器接口的校验，在一些实施例中，所述校验单元包括奇偶计算单元62、CRC计算单元63、ECC计算单元64中的至少两种。例如所述校验单元可包括奇偶计算单元62和CRC计算单元63；或所述校验单元可包括奇偶计算单元62和ECC计算单元64；或所述校验单元可包括CRC计算单元63和ECC计算单元64。
可以理解的，为了最大可能地兼容多种存储器接口的校验。在一个实施例中，本发明实施例的校验单元包括奇偶计算单元62、CRC计算单元63、ECC计算单元64。同时实现兼容三种数据校验方式，以便于在实际运用中，匹配多种外部存储器和部分特殊校验存储器。
本发明实施例的校验模块6的工作流程如下：
校验控制单元61在收到配置模块2的校验配置信号后，生成校验控制信号，并向奇偶计算单元62、CRC计算单元63、ECC计算单元64和校验数据控制单元65发送校验控制信号；奇偶计算单元62在收到校验控制信号后，根据接口模块4发送的数据信号生成校验数据信号，并发送给校验数据控制单元65；CRC计算单元63在收到校验控制信号后，根据接口模块4发送的数据信号生成校验数据信号，并发送给校验数据控制单元65；ECC计算单元64在收到校验控制信号后，根据接口模块4发送的数据信号生成校验数据信号，并发送给校验数据控制单元65；校验数据控制单元65根据校验控制信号，选通三种校验数据信号，并发送选择的校验数据信号。
在本发明的其他方面，所述兼容多种存储器接口的微控制器还包括计数模块5，所述计数模块5与所述接口模块4电连接，用于接收所述接口模块4发送的计数控制信号，并基于所述计数控制信号控制所述接口模块4与所述外部存储器进行数据交互的读写数据时序。具体的，计数模块5在接收到计数控制信号后进行实时计数，以辅助控制读/写数据时序。计数模块5可使用计数器。
具体的，请参照图5，计数模块5包括计数控制单元51和与计数控制单元51电连接的计数单元52，其中：计数控制单元51根据计数控制信号生成第二控制信号，以控制计数单元52是否计数；计数单元52根据第二控制信号进行计数或清零操作，并将计数当前值作为计数数据信号输出。本发明实施例通过使用计数模块5配合时序控制，减少时序控制的复杂度。
请参照图6，所述接口模块4包括：接口控制单元41、时序控制单元42以及接口输出单元44。
接口控制单元41，用于在接收到所述第一控制信号的情况下，基于所述第一控制信号产生接口控制信号和时序控制信号。
时序控制单元42；与所述接口控制单元41电连接，用于在接收所述时序控制信号的情况下，根据时序配置信号产生计数控制信号，并向所述计数模块5发送所述计数控制信号。以便计数模块5接收所述接口模块4发送的计数控制信号，并基于所述计数控制信号控制所述接口模块4与所述外部存储器进行数据交互的读写数据时序。
接口输出单元44；与所述接口控制单元41电连接，用于在接收到所述接口控制信号的情况下，根据接口控制信号切换不同的输出信号。具体的，接口输出单元44切换不同的输出信号是根据不同的存储器进行切换的，接口输出单元44对应的输出信号就是读写使能、数据信号、地址信号等信号，这是针对不同存储器接口设计的，同时实现了接口复用的功能，在访问不同的存储器时，可以在同一引脚实现针对两种存储器的不同信号，完成分时复用功能。
本发明实施例通过接口模块4控制整体的数据流向，简化数据控制流程。
在本发明实施例的其他方面，请参照图7，所述兼容多种存储器接口的微控制器还包括与所述解析模块1电连接的缓存模块3，所述缓存模块3用于对所述数据信号进行缓存。缓存模块3包括多组寄存器。
缓存模块3包括缓存控制单元31和与缓存控制单元31电连接的数据缓存单元32，其中：缓存控制单元31根据第一控制信号，生成缓存控制信号，以控制数据缓存单元32执行数据缓存或释放数据。数据缓存单元32根据缓存控制单元31生成的缓存控制信号控制数据的流向。本发明通过缓存模块3针对时序较慢的外置存储器缓存数据，从而释放外部控制，提高外部控制效率。
所述接口控制单元41还用于基于所述第一控制信号产生数据控制信号；
所述接口模块4还包括与所述接口控制单元41电连接的接口缓存控制单元43，所述接口缓存控制单元43在接收到所述数据控制信号的情况下，产生用于向所述缓存模块3取回所述数据信号的缓存控制信号。
本发明实施例的接口模块4的工作流程如下：
接口控制单元41在接收到第一控制信号后，产生接口控制信号、时序控制信号和数据控制信号，并分别发送到接口输出单元44、时序控制单元42和接口缓存控制单元43。时序控制单元42在接收到时序控制信号后，根据时序配置信号产生计数控制信号，计数模块5在接收到计数控制信号后，返回计数数据信号。时序控制单元42与计数模块5共同配合，从而完成对时序的控制；接口缓存控制单元43在接收到数据控制信号后，产生缓存控制信号，将缓存模块3缓存的数据信号取回，缓存模块3返回缓存数据信号；接口输出单元44在接收到接口控制信号后，根据接口控制信号切换不同的输出信号，以配合外置不同的存储器，同时通过地址信号和数据信号与外置存储器完成数据的交互。
本发明实施例还提供一种闪存芯片（未图示），包括：上述的兼容多种存储器接口的微控制器。从而本发明实施例的闪存芯片能够兼容多种存储器接口，实现多种存储器的数据的存储，降低访问多种存储器的系统复杂度。
需要说明的是，闪存芯片中的兼容多种存储器接口的微控制器的具体结构参照上述实施例，由于本闪存芯片采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
本发明实施例还提供一种显示器（未图示），包括：上述的兼容多种存储器接口的微控制器。从而本发明实施例的显示器能够兼容多种存储器接口，实现多种存储器的数据显示，降低访问多种存储器的系统复杂度。
需要说明的是，显示器中的兼容多种存储器接口的微控制器的具体结构参照上述实施例，由于本显示器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
请参照图8，本发明还提供一种兼容多种存储器接口的方法，应用于上述的兼容多种存储器接口的微控制器100，方法包括：
步骤100、控制解析模块接收外部存储器的地址信号和数据信号，并控制解析模块基于所述地址信号生成第一控制信号；
步骤200、控制配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；
步骤300、控制接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并控制接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
在接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号的情况下，接口模块4基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。从而接口模块4与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序匹配外部存储器的时序配置。从而兼容多种存储器接口，降低访问多种存储器的系统复杂度。
具体的，步骤200、所述控制配置模块2基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号，包括：
步骤210、控制配置模块2获取地址与存储器时序映射数据；
步骤220、控制配置模块2基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置；
步骤230、控制配置模块2基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号；
其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器时序配置信息。
具体的，配置模块2可预设地址与存储器时序映射数据。其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器时序配置信息。控制配置模块2基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置；控制配置模块2基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号。并控制接口模块4基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
例如，设定的不同地址信号所对应的存储器的类型的不同，不同存储器的时序配置有差异，本申请实施例可设置对应NOR闪存、NAND闪存两种不同存储器的地址。NOR闪存、NAND闪存对应的时序配置不同。从而本发明实施例控制配置模块2基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置。例如确定外部存储器的地址信号所对应的存储器为NOR闪存时，确定NOR闪存的时序配置为目标时序配置，控制配置模块2基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号。
在本发明实施例的其他方面，请参照图9，所述兼容多种存储器接口的微控制器还包括与所述配置模块2和所述接口模块4电连接的校验模块6；所述兼容多种存储器接口的方法还包括：
步骤400、控制所述配置模块根据所述地址信号、所述第一控制信号和所述数据信号生成与所述外部存储器的校验方式匹配的校验配置信号；
步骤500、控制所述校验模块接收所述配置模块发送的所述校验配置信号以及接收所述接口模块发送的所述数据信号，并控制所述校验模块基于所述校验配置信号和所述数据信号生成与所述外部存储器校验方式匹配的校验数据信号。
具体的，步骤400、所述控制所述配置模块2根据所述地址信号、所述第一控制信号和所述数据信号生成与所述外部存储器的校验方式匹配的校验配置信号，包括：
步骤410、控制配置模块2获取地址与存储器校验映射数据；
步骤420、控制配置模块2基于所述地址与存储器校验映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的校验方式匹配的目标校验配置；
步骤430、控制配置模块2基于所述目标校验配置生成与所述外部存储器的校验方式匹配的校验配置信号；
其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器校验方式的配置信息。
具体的，配置模块2可预设地址与存储器校验映射数据。其中，所述地址与存储器校验映射数据包括不同的地址信号对应的存储器校验方式配置信息。控制配置模块2基于所述地址与存储器校验映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的校验方式匹配的目标校验配置；控制配置模块2基于所述目标时序配置生成与所述外部存储器的校验方式匹配的校验配置信号。
例如，设定的不同地址信号所对应的存储器的类型的不同，不同存储器的检验配置有差异。校验方式可包括（纠错内存）ECC校验、CRC（全称Cyclic Redundancy Check，以为循环冗余校验码）校验以及奇偶检验中等。例如，本申请实施例可设置对应NOR闪存、NAND闪存两种不同存储器的地址，NOR闪存对应的校验方式为ECC校验，NAND闪存对应的校验方式为CRC校验。从而本发明实施例根据不同地址信号生成与所述外部存储器的校验方式匹配的校验配置信号。例如确定外部存储器的地址信号所对应的存储器为NOR闪存时，确定NOR闪存的校验方式ECC校验为目标校验配置，控制配置模块2基于所述目标校验配置生成与所述外部存储器的校验方式匹配的校验配置信号。
本发明实施例通过控制配置模块2基于所述地址与存储器校验映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的校验方式匹配的目标校验配置；控制配置模块2基于所述目标校验配置生成与所述外部存储器的校验方式匹配的校验配置信号，实现校验模块6在对外置存储器读/写数据的过程进行监控生成校验码，从而提高数据的准确性。
图10示例了一种电子设备的实体结构示意图，如图10所示，该电子设备可以包括：处理器(processor)1010、通信接口(Communications Interface)1020、存储器(memory)1030和通信总线1040，其中，处理器1010，通信接口1020，存储器1030通过通信总线1040完成相互间的通信。处理器1010可以调用存储器1030中的逻辑指令，以执行兼容多种存储器接口的方法，该方法包括：控制解析模块接收外部存储器的地址信号和数据信号，并控制解析模块基于所述地址信号生成第一控制信号；控制配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；控制接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并控制接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
此外，上述的存储器1030中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的兼容多种存储器接口的方法，该方法包括：控制解析模块接收外部存储器的地址信号和数据信号，并控制解析模块基于所述地址信号生成第一控制信号；控制配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；控制接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并控制接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种兼容多种存储器接口的微控制器，其特征在于，包括：
解析模块，用于接收外部存储器的地址信号和数据信号，并基于所述地址信号生成第一控制信号；
配置模块，与所述解析模块电连接，用于接收所述地址信号、所述数据信号和所述第一控制信号，并基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；
接口模块，分别与所述解析模块和所述配置模块电连接，用于接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序；
所述配置模块包括：
配置解析单元，用于根据所述地址信号、所述第一控制信号和所述数据信号生成配置控制信号和配置数据信号；
时序配置单元；与所述配置解析单元电连接，用于接收所述配置控制信号和所述配置数据信号，并基于所述配置控制信号和所述配置数据信号确定时序配置，生成所述时序配置信号；
所述配置模块还包括校验配置单元，所述校验配置单元与所述配置解析单元电连接，用于基于所述配置控制信号和所述配置数据信号生成与所述外部存储器的校验方式匹配的校验配置信号；
所述兼容多种存储器接口的微控制器还包括分别与所述配置模块和所述接口模块电连接的校验模块；所述校验模块用于接收所述配置模块发送的所述校验配置信号以及接收所述接口模块发送的所述数据信号，并基于所述校验配置信号和所述数据信号生成与所述外部存储器校验方式匹配的校验数据信号；
所述校验模块包括：
校验控制单元，用于接收所述校验配置信号，并基于所述校验配置信号生成校验控制信号；
校验单元，与所述校验控制单元电连接，用于接收所述校验控制信号和所述数据信号，并基于所述校验控制信号对所述数据信号进行校验，生成至少两种校验规则的校验数据信号；
校验数据控制单元；分别与所述校验控制单元和所述校验单元电连接，所述校验数据控制单元用于根据所述校验控制信号，从至少两种校验规则的校验数据信号选择目标校验数据信号，并发送所述目标校验数据信号至所述接口模块；
所述校验单元包括奇偶计算单元、CRC计算单元、ECC计算单元中的至少两种。
2.根据权利要求1所述的兼容多种存储器接口的微控制器，其特征在于，所述兼容多种存储器接口的微控制器还包括计数模块，所述计数模块与所述接口模块电连接，用于接收所述接口模块发送的计数控制信号，并基于所述计数控制信号控制所述接口模块与所述外部存储器进行数据交互的读写数据时序；
所述接口模块包括：
接口控制单元，用于在接收到所述第一控制信号的情况下，基于所述第一控制信号产生接口控制信号和时序控制信号；
时序控制单元；与所述接口控制单元电连接，用于在接收所述时序控制信号的情况下，根据所述时序配置信号产生所述计数控制信号，并向所述计数模块发送所述计数控制信号；
接口输出单元；与所述接口控制单元电连接，用于在接收到所述接口控制信号的情况下，根据接口控制信号切换不同的输出信号。
3.根据权利要求2所述的兼容多种存储器接口的微控制器，其特征在于，所述兼容多种存储器接口的微控制器还包括与所述解析模块电连接的缓存模块，所述缓存模块用于对所述数据信号进行缓存；
所述接口控制单元还用于基于所述第一控制信号产生数据控制信号；
所述接口模块还包括与所述接口控制单元电连接的接口缓存控制单元，所述接口缓存控制单元在接收到所述数据控制信号的情况下，产生用于向所述缓存模块取回所述数据信号的缓存控制信号。
4.一种闪存芯片，其特征在于，包括权利要求1-3任一项所述的兼容多种存储器接口的微控制器。
5.一种显示器，其特征在于，包括权利要求1-3任一项所述的兼容多种存储器接口的微控制器。
6.一种兼容多种存储器接口的方法，其特征在于，应用于权利要求1-3任一项所述的兼容多种存储器接口的微控制器，所述方法包括：
控制解析模块接收外部存储器的地址信号和数据信号，并控制解析模块基于所述地址信号生成第一控制信号；
控制配置模块接收所述地址信号、所述数据信号和所述第一控制信号，并控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号；
控制接口模块接收所述地址信号、所述数据信号、所述第一控制信号和所述时序配置信号，并控制接口模块基于所述第一控制信号和所述时序配置信号确定与所述外部存储器基于所述地址信号和所述数据信号进行数据交互的数据读写时序；
所述控制配置模块基于所述地址信号、所述数据信号和所述第一控制信号生成与所述外部存储器的数据读写时序匹配的时序配置信号，包括：
控制配置模块获取地址与存储器时序映射数据；
控制配置模块基于所述地址与存储器时序映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的数据读写时序匹配的目标时序配置；
控制配置模块基于所述目标时序配置生成与所述外部存储器的数据读写时序匹配的时序配置信号；
其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器时序配置信息。
7.根据权利要求6所述的兼容多种存储器接口的方法，其特征在于，所述兼容多种存储器接口的微控制器还包括与所述配置模块和所述接口模块电连接的校验模块；所述兼容多种存储器接口的方法还包括：
控制所述配置模块根据所述地址信号、所述第一控制信号和所述数据信号生成与所述外部存储器的校验方式匹配的校验配置信号；
控制所述校验模块接收所述配置模块发送的所述校验配置信号以及接收所述接口模块发送的所述数据信号，并控制所述校验模块基于所述校验配置信号和所述数据信号生成与所述外部存储器校验方式匹配的校验数据信号；
所述控制所述配置模块根据所述地址信号、所述第一控制信号和所述数据信号生成与所述外部存储器的校验方式匹配的校验配置信号，包括：
控制配置模块获取地址与存储器校验映射数据；
控制配置模块基于所述地址与存储器校验映射数据、所述地址信号、所述数据信号和所述第一控制信号确定与所述外部存储器的校验方式匹配的目标校验配置；
控制配置模块基于所述目标校验配置生成与所述外部存储器的校验方式匹配的校验配置信号；
其中，所述地址与存储器时序映射数据包括不同的地址信号对应的存储器校验方式的配置信息。
8.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求6-7任一项所述的兼容多种存储器接口的方法。
9.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求6-7任一项所述的兼容多种存储器接口的方法。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0039227A2 (en) * | 1980-04-25 | 1981-11-04 | Data General Corporation | Data processing system |
| WO1998002811A1 (en) * | 1996-07-11 | 1998-01-22 | Harrah's Operating Company, Inc. | Method for coupling transaction systems |
| US5771365A (en) * | 1993-10-18 | 1998-06-23 | Cyrix Corporation | Condensed microaddress generation in a complex instruction set computer |
| CN105022592A (zh) * | 2015-06-30 | 2015-11-04 | 北京空间机电研究所 | 一种遥感相机磁性随机存储器的控制系统 |
| CN111078609A (zh) * | 2019-11-13 | 2020-04-28 | 南京航空航天大学 | 一种基于FPGA的PCIe转三总线接口及方法 |
| CN111984562A (zh) * | 2020-09-07 | 2020-11-24 | 盛科网络（苏州）有限公司 | 寄存器突发访问控制的方法、电子设备及存储介质 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0039227A2 (en) * | 1980-04-25 | 1981-11-04 | Data General Corporation | Data processing system |
| US5771365A (en) * | 1993-10-18 | 1998-06-23 | Cyrix Corporation | Condensed microaddress generation in a complex instruction set computer |
| WO1998002811A1 (en) * | 1996-07-11 | 1998-01-22 | Harrah's Operating Company, Inc. | Method for coupling transaction systems |
| CN105022592A (zh) * | 2015-06-30 | 2015-11-04 | 北京空间机电研究所 | 一种遥感相机磁性随机存储器的控制系统 |
| CN111078609A (zh) * | 2019-11-13 | 2020-04-28 | 南京航空航天大学 | 一种基于FPGA的PCIe转三总线接口及方法 |
| CN111984562A (zh) * | 2020-09-07 | 2020-11-24 | 盛科网络（苏州）有限公司 | 寄存器突发访问控制的方法、电子设备及存储介质 |
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