CN103995785A - 信息处理方法和系统 - Google Patents

Abstract

本发明提供了一种信息处理方法和系统，用于对存储器进行控制，该方法包括：从总线接收地址和数据；在接收到总线的读写命令时，将数据进行缓存；对所缓存的数据进行校正；基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。本发明改进了控制器的结构和读写方法，所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。

Description

信息处理方法和系统

技术领域

本发明涉及存储器读写控制，特别涉及一种用于嵌入式系统的存储器控制方法和系统。 

背景技术

NAND设备成本低、写入和擦除速度快，且更适宜数据存储等诸多优点而被业界广泛采用。然而，由于NAND的管理和控制比较复杂，关于NAND存储器标准化组织当前并没有制定统一的接口标准，增加存储器控制电路的设计难度。现有的NAND存储器种类繁多，对于应用在嵌入式环境保护和检测系统的存储器而言，例如在线水质监测的嵌入式系统，所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。而目前的存储阵列进行逻辑控制效率较低，在实现高速度、大容量、高可靠性数据存储性能上还有改进的余地。 

发明内容

为解决上述现有技术所存在的问题，本发明提出了一种信息处理方法，用于对存储器进行控制，包括： 

从总线接收地址和数据； 

在接收到总线的读写命令时，将数据进行缓存； 

对所缓存的数据进行校正； 

基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。 

优选地，所述从总线接收地址和数据包括： 

利用AMBA数据接口模块作为与AMBA总线的接口，从AMBA总线接收地址和数据， 

对地址解码并且将解码数据写入控制寄存器与缓存控制电路； 

在AMBA总线中对地址进行解码，并且更新和读取控制寄存器的内容； 

读取控制单元的状态，或者读出或写入进入存储器模组的数据。 

优选地，所述将数据进行缓存包括，利用缓存控制电路，控制两个缓存器SRAM的数据访问，以允许CPU、SRAM和存储器控制单元之间的数据传输， 

所述缓存控制电路控制两个缓存器，进一步包括： 

通过CPU直接访问SRAM存储器； 

通过CPU经由SRAM存储器访问存储器数据； 

访问两个缓存器的数据； 

通过访问存储器控制单元的数据； 

更新误差校正编码器和解码器校正过的数据； 

并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。 

优选地，所述对数据进行校正，包括利用误差校正编码器和解码器进行校正，该可误差校正编码器和解码器由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，通过软件配置来改变设定值； 

所述基于命令寄存器的内容，发出读写命令到存储器模组，进一步包括： 

利用寄存器堆中的存储器模块配置寄存器，记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，则发出软件复位，然后发出命令； 

利用寄存器堆中的存储器控制电路与缓存控制电路的中断寄存器，：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。 

利用寄存器堆中的缓存控制电路特殊功能使能寄存器，输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器； 

所述数据存取进一步包括，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据； 

在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。 

优选地，所述读写命令通过存储器控制单元发送到存储器模组，所述存储器模组为NAND。 

根据本发明的另一方面，提供了一种信息处理系统，包括用于对存储器进行控制的存储器控制电路，其特征在于，该电路包括： 

总线接口模块，用于从总线接收地址和数据； 

缓存控制电路，用于在接收到总线的读写命令时缓存数据； 

误差校正编码器和解码器，用于对所缓存的数据进行校正； 

存储器控制单元，用于基于命令寄存器的内容发出读写命令到存储器模组，以进行数据存取。 

优选地，所述总线接口模块为AMBA数据接口模块，并进一步配置为：作为AMBA总线与存储器控制单元的接口，从AMBA总线接收地址和数据，然后对地址解码并且将解码数据写入控制寄存器与缓存控制电路；在AMBA总线中对地址进行解码并且更新/读取控制寄存器的内容；读取控制单元的状态或者读出或写入进入存储器模组的数据。 

优选地，所述缓存控制电路控制两个缓存器SRAM的数据访问，该缓存器进一步配置为以下模块： 

用于CPU直接访问SRAM存储器的模块； 

用于CPU经由SRAM存储器访问存储器数据的模块； 

用于访问两个缓存器的数据的模块； 

用于访问存储器控制单元的数据的模块； 

用于更新误差校正编码器和解码器校正过的数据的模块； 

所述缓存控制电路与AMBA接口模块的接口从AMBA数据FIFO收发数据，与存储器控制单元的接口使得所述控制单元能从缓存控制电路读写数据，与误差校正模块的接口使得能够更正在存储器内保留数据中错误的比特； 

并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。 

优选地，所述误差校正编码器和解码器可由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，在电路不变的情形下，通过软件配置来改变设定值。 

优选地，所述存储器控制单元，进一步配置为： 

对一个写周期而言，将写地址从行地址与列地址寄存器在地址锁存阶段出栈，以及将要写入的数据从缓存控制电路在数据传输阶段出栈；对一个读周期而言，发出一个读取的命令到存储器模组并且接收读到的数据，再将数据进栈到缓存控制电路；该存储器控制单元根据时序寄存器的内容来决定访问存储器模块的时序。 

优选地，该系统还包括寄存器堆，所述寄存器堆包括以下寄存器： 

第一页索引与第一列地址寄存器、第二页索引与第一列地址寄存器、存储器模块配置寄存器、存储器控制电路与缓存控制电路的中断寄存器、区块偏移量寄存器、缓存控制电路特殊功能使能寄存器； 

所述存储器模块配置寄存器配置为：记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，需要则发出软件复位，然后发出命令； 

所述存储器控制电路与缓存控制电路的中断寄存器配置为：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。 

所述缓存控制电路特殊功能使能寄存器配置为：输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器。 

优选地，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据； 

在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。 

优选地，所述存储器模组为NAND，并且所述存储器控制电路为闪存控制电路。 

相比于现有技术，本发明的技术方案的具有以下优点：所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。 

附图说明

图1是根据本发明实施例的存储器控制装置的结构图。 

图2是根据本发明实施例的存储器控制方法流程图。 

具体实施方式

多种方式可以用于(包括实施为过程；装置；系统；物质组成；在计算机可读存储介质上包括的计算机程序产品；和/或处理器(诸如如下处理器，该处理器被配置成执行在耦合到处理器的存储器上存储的和/或由该存储器提供的指令))实施本发明。在本说明书中，这些实施或者本发明可以采用的任何其他形式可以称为技术。一般而言，可以在本发明的范围内变更公开的过程的步骤顺序。除非另有明示，描述为被配置成执行任务的部件(诸如处理器或者存储器)可以实施为被临时配置成在给定时间执行该任务的一般部件或者被制造成执行该任务的具体部件。 

下文与图示本发明原理的附图一起提供对本发明一个或者多个实施例的详细描述。结合这样的实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求书限定，并且本发明涵盖诸多替代、修改和等同物。在下文描述中阐述诸多具体细节以便提供对本发明的透彻理解。出于示例的目的而提供这些细节，并且无这些具体细节中的一些或者所有细节也可以根据权利要求书实现本发明。 

本发明的目的在于提供一种信息处理系统，包括用于对存储器进行控制的存储器控制电路，实现存储阵列的实时存储，对存储阵列进行逻辑控制，实现高速度、大容量的数据存储，具有体积小，可靠性高，不受外界剧烈震动等特点。 

本发明的存储器控制电路如图1所示，控制电路具有AMBA总线接口，能够 支持多个NAND通道，每个数据总线宽度可为8比特。控制电路支持访问数据缓存器的AMBA数据接口，AMBA接口能够访问所有的寄存器。缓存控制电路用来并行控制数据从AMBA数据接口到存储器控制电路或者是数据流反方向的存储空间。如果在奇偶校验检查后发生错误，误差校正编码器和解码器会产生误差校正奇偶校验，误差校正奇偶校验检查以及数据校正。利用寄存器端口访问的备用数据SRAM模块提供一个专属的空间来存储用户定义的数据，能够被用于读取或写入存储器的备用空间。 

具体地，本发明的存储器控制电路包括以下模块： 

1.AMBA数据接口模块 

AMBA数据接口模块作为AMBA总线与存储器控制单元的接口，AMBA接口从AMBA总线接收地址和数据，然后AMBA接口对地址解码并且将解码数据写入控制寄存器与缓存控制电路。在配置周期，AMBA接口在AMBA总线对地址解码并且更新/读取控制寄存器的内容。配置周期可以读取控制电路的状态或者读出或写入数据进入存储器模组。 

在存储器的读周期，CPU发出一个写周期到页索引(PageIndex)寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，最后CPU从缓存控制电路读取数据。 

对存储器写周期，CPU需要发出一个写周期到页索引寄存器，指定它要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU写数据进入缓存控制电路。 

这里的控制寄存器存储所有的配置，状态以及中断寄存器。 

2.缓存控制电路 

缓存控制电路控制两个16K字节的缓存器(SRAM)的数据访问，当AMBA总 线下达读、写、硬件回写(Copy-Back)命令时，缓存器能用于存储数据。数据通路有以下几条： 

CPU直接访问SRAM存储器 

CPU经由SRAM存储器访问存储器数据 

访问缓存0与缓存1的数据 

访问存储器控制电路的数据 

更新误差校正编码器和解码器校正过的数据 

所以在设计上与其他模块会有三个接口。与AMBA接口模块的接口从AMBA数据FIFO收发数据，与存储器控制电路的接口使得控制电路能从缓存控制电路读写数据，与误差校正模块的接口使它更正在存储器内保留数据中错误的比特。 

对于一般读写的数据传输，本发明采用了乒乓FIFO机制。例如写操作，第一个2K字节数据由AMBA接口接收后存入SRAM0，随后第二个2K数据收进来后存入SRAM1的第一个区块，与此同时，第一个2K数据被存储器控制电路读取后写入存储器。 

缓存控制电路模块有两个状态机，一个是负责处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个是负责处理缓存控制电路模块与AMBA接口模块之间的接口信号。 

3.误差校正编码器和解码器 

存储器控制电路可以编程误差校正编码器和解码器。这是根据MLCNAND存储器控制电路所设计的并行编译码器结构。该电路实现采用优化的MEA算法求解错误位置多项式，规则化的脉动阵列电路结构和模块化的设计，通过采用分组预取译码的操作方式，尤其是在译码过程中引入三级流水操作，提高了译码效率。在电路不变的情形下，最大纠错位数是可变的，只需软件配置来改变设 定值1-16即可，不必增加额外的电路面积。 

4.存储器控制单元 

存储器控制单元，基于命令寄存器的内容发出命令到存储器模组。对一个写周期而言，是将写地址从行地址与列地址寄存器在地址锁存阶段出栈(pop)，以及将要写入的数据从缓存控制电路在数据传输阶段出栈。对一个读周期而言，是发出一个读取的命令到存储器模组并且从存储器控制模块接收读到的数据，再将数据进栈(push)到缓存控制电路。存储器控制单元根据时序寄存器的内容来决定访问存储器模块的时序。 

5.寄存器堆 

寄存器堆部分关键的寄存器说明如下： 

第一页索引与第一列地址寄存器：分为两个部分，[31:24]比特负责每个区块(block)第一页索引，Copy-Back命令需要的来源(Source)页索引，还有对芯片进行空白检查(BlankCheck)的流程，在相同的存储平面(Plane)从一个页直接拷贝到另一个页中。[23:0]比特负责第一列地址，针对扇区索引定制(Custom)格式类型。 

第二页索引与第一列地址寄存器：分为两个部分，[31:24]比特负责每个区块第二页索引，Copy-Back命令需要的目标(Target)页索引，以及对芯片进行空白检查的流程。[23:0]比特负责第二列地址。 

存储器模块配置寄存器：记录包括地址阶段的周期数，块大小以及页大小。如果在操作期间要改变寄存器里面的值，需要则发出软件复位，然后发出命令。该寄存器具有以下功能：某个存储组使能的数据访问，某个通道使能的数据访问，行地址阶段周期数目1～4，列地址阶段周期数目1～4，区块大小32-256页，页大小为2k或4k，平面架构是一个或两个，还有启动2个存储组或4个存储组 的交叉存取功能。 

存储器控制电路与缓存控制电路的中断寄存器：负责设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。控制电路支持两种完成中断:数据访问完成中断与命令完成中断。数据访问完成中断指的是数据从主控制电路送出到存储器控制电路或者是从存储器控制电路接收数据送到主控制电路。存储器命令中断与存储器操作有关，在存储器接口完成。 

存储器芯片每个页中有一定大小的字节，被称为备份空间，用于存储元数据，当使用“hardware copyback”或者“blanking checkflow”命令时，真实的备份空间面积长度可以依靠设置缓存控制电路里面的“特殊功能寄存器”固定在16字节或是27字节。举例说明，如果只想要从2k页大小，每个扇区16字节备份空间读取或者写入，而且应用了纠错码4比特校正，软件工程师需要设置成“备份空间模式”。其间如果想要从备份空间读取或者写入资料，必须设置“页模式”。 

区块偏移量寄存器：该区块的编码与通道号码以及存储组使能有关。 

缓存控制电路特殊功能使能寄存器：输出的“mode_en”信号能被用于直接访问SRAM存储器。此外能够从存储器器件读取SRAM的资料或者将SRAM资料写入存储器器件。 

对单通道的操作，一个字只有LSB字节是给数据存储(字节0，字节4等等)，对两通道操作，一个字只有最后两个字节是给数据存储(字节0，字节1，字节4，字节5等等)。 

以下说明存储器控制电路中的行地址计算。命令寄存器实现了对不同格式或种类的控制，使用行地址，控制电路将格式与种类分成三个组别：无地址组，一个地址组，两个地址组。无论怎样第一行地址与第二行地址寄存器的内容如 何，“无地址组”不用计算行地址。“一个地址组”是基于第一行地址寄存器的内容来计算，“两个地址组”是基于第一行地址与第二行地址寄存器的内容来计算，存储器的行地址代表存储器的页索引，对不同的存储器架构，行地址有不同增加的功能。 

根据本发明实施例的另一方面，提出了一种信息处理方法，用于对存储器进行控制，包括： 

从总线接收地址和数据； 

在接收到总线的读写命令时，将数据进行缓存； 

对所缓存的数据进行校正； 

基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。 

优选地，所述从总线接收地址和数据包括： 

利用AMBA数据接口模块作为与AMBA总线的接口，从AMBA总线接收地址和数据， 

对地址解码并且将解码数据写入控制寄存器与缓存控制电路； 

在AMBA总线中对地址进行解码，并且更新和读取控制寄存器的内容； 

读取控制单元的状态，或者读出或写入进入存储器模组的数据。 

优选地，所述将数据进行缓存包括，利用缓存控制电路，控制两个缓存器SRAM的数据访问，以允许CPU、SRAM和存储器控制单元之间的数据传输， 

所述缓存控制电路控制两个缓存器，进一步包括： 

通过CPU直接访问SRAM存储器； 

通过CPU经由SRAM存储器访问存储器数据； 

访问两个缓存器的数据； 

通过访问存储器控制单元的数据； 

更新误差校正编码器和解码器校正过的数据； 

并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。 

优选地，所述对数据进行校正，包括利用误差校正编码器和解码器进行校正，该可误差校正编码器和解码器由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，通过软件配置来改变设定值； 

所述基于命令寄存器的内容，发出读写命令到存储器模组，进一步包括： 

利用寄存器堆中的存储器模块配置寄存器，记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，则发出软件复位，然后发出命令； 

利用寄存器堆中的存储器控制电路与缓存控制电路的中断寄存器，：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。 

利用寄存器堆中的缓存控制电路特殊功能使能寄存器，输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器； 

所述数据存取进一步包括，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据； 

在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。 

优选地，所述读写命令通过存储器控制单元发送到存储器模组，所述存储器模组为NAND。 

本发明优选的实施例采用C8051F004芯片来构建用于水质监测的SoC系统。该芯片是完全集成的混合信号系统级芯片,有1个12位多通道ADC和1个可编程增益放大器,并拥有2个12位DAC、2个电压比较器、1个电压基准、1个具有32KBFlash存储器并与8051兼容的微控制电路内核,还有硬件实现的I2C/SM总线、UART、SPI串行接口及1个可编程计数器/定时器阵列PCA,具有2304字节的RAM,执行速度可达25MIPS。具有片内VDD监视器、WDT和时钟振荡器的MCU能有效地管理模拟和数字外设。根据水质分析的要求，该SoC系统可与相应的试剂包配合使用，利用程序中预设的标准曲线,可以直接计算出待测物的浓度值，测量指标可包括COD、铅、镉、六价铬、氰化物、甲醛等。 

C8051F004有32KB的可编程Flash程序存储器,以512字节为一个扇区,可以在系统编程,且不需要在片外提供编程电压。根据这一特性,在程序存储器中划出部分空间作为非易失性数据存储区用来保存测量数据,替代外部的EEPROM芯片；同时在系统的数据存储器中划出512字节的作为缓存区以方便数据的随机读写。在程序中通过简单的读写操作,即可完成测量结果的存取,简化了软硬件设计。由于每组测量结果需占用10字节的存贮空间,因此1KB左右的Flash存储空间即可保存约100组测量数据,完全可以满足实际使用的需要。 

以下是利用本发明的读写控制过程对上述片上系统的存储器进行访问的示例性过程。如果要在上述flash存储器中的缓存器SRAM0x9000的地址写2k字节的数据送到页大小为2k的闪存，则可包括以下步骤： 

步骤1.开启“mode_en”信号，写2k字节到SRAM，偏移量从0x9000到0x9800； 

步骤2.发出定制类型命令，接着控制电路传送资料到SRAM，偏移量从 0x8000到0x9FFF； 

步骤3.等到存储器命令完成中断。 

如果想要从页大小为2k闪存读取数据，而数据在SRAM从0x9000到0x9800的地址，则可包括以下步骤： 

步骤1.开启“mode_en”信号，发出定制类型命令，控制电路接着从SRAM偏移量0x8000到0x9FFFF接收数据； 

步骤2.等待缓存控制电路数据访问完成中断； 

步骤3.从SRAM偏移量0x9000到0x9800读数据当访问的时候，如果只有一个或两个通道使能有效的数据会不同。 

综上所述，本发明提供的存储器控制装置以及操作方法，使得所需要的存储装置的体积更小，在读写过程中，实时读写速度更快，可靠性更高。 

显然，本领域的技术人员应该理解，上述的本发明的各模块或各步骤可以用通用的计算系统来实现，它们可以集中在单个的计算系统上，或者分布在多个计算系统所组成的网络上，可选地，它们可以用计算系统可执行的程序代码来实现，从而，可以将它们存储在存储系统中由计算系统来执行。这样，本发明不限制于任何特定的硬件和软件结合。 

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。 

Claims (13)

1.一种信息处理方法，用于对存储器进行控制，其特征在于，包括：

从总线接收地址和数据；

在接收到总线的读写命令时，将数据进行缓存；

对所缓存的数据进行校正；

基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。

2.根据权利要求1所述的方法，其特征在于，所述从总线接收地址和数据包括：

利用AMBA数据接口模块作为与AMBA总线的接口，从AMBA总线接收地址和数据，

对地址解码并且将解码数据写入控制寄存器与缓存控制电路；

在AMBA总线中对地址进行解码，并且更新和读取控制寄存器的内容；

读取控制单元的状态，或者读出或写入进入存储器模组的数据。

3.根据权利要求2所述的方法，其特征在于，所述将数据进行缓存包括，利用缓存控制电路，控制两个缓存器SRAM的数据访问，以允许CPU、SRAM和存储器控制单元之间的数据传输，

所述缓存控制电路控制两个缓存器，进一步包括：

通过CPU直接访问SRAM存储器；

通过CPU经由SRAM存储器访问存储器数据；

访问两个缓存器的数据；

通过访问存储器控制单元的数据；

更新误差校正编码器和解码器校正过的数据；

并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。

4.根据权利要求3所述的方法，其特征在于，所述对数据进行校正，包括利用误差校正编码器和解码器进行校正，该可误差校正编码器和解码器由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，通过软件配置来改变设定值；

所述基于命令寄存器的内容，发出读写命令到存储器模组，进一步包括：

利用寄存器堆中的存储器模块配置寄存器，记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，则发出软件复位，然后发出命令；

利用寄存器堆中的存储器控制电路与缓存控制电路的中断寄存器，：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。

利用寄存器堆中的缓存控制电路特殊功能使能寄存器，输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器；

所述数据存取进一步包括，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据；

在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。

5.根据权利要求4所述的方法，其特征在于，所述读写命令通过存储器控制单元发送到存储器模组，所述存储器模组为NAND。

6.一种信息处理系统，包括用于对存储器进行控制的存储器控制电路，其特征在于，该电路包括：

总线接口模块，用于从总线接收地址和数据；

缓存控制电路，用于在接收到总线的读写命令时缓存数据；

误差校正编码器和解码器，用于对所缓存的数据进行校正；

存储器控制单元，用于基于命令寄存器的内容发出读写命令到存储器模组，以进行数据存取。

7.根据权利要求6所述的系统，其特征在于，所述总线接口模块为AMBA数据接口模块，并进一步配置为：作为AMBA总线与存储器控制单元的接口，从AMBA总线接收地址和数据，然后对地址解码并且将解码数据写入控制寄存器与缓存控制电路；在AMBA总线中对地址进行解码并且更新/读取控制寄存器的内容；读取控制单元的状态或者读出或写入进入存储器模组的数据。

8.根据权利要求7所述的系统，其特征在于，所述缓存控制电路控制两个缓存器SRAM的数据访问，该缓存器进一步配置为以下模块：

用于CPU直接访问SRAM存储器的模块；

用于CPU经由SRAM存储器访问存储器数据的模块；

用于访问两个缓存器的数据的模块；

用于访问存储器控制单元的数据的模块；

用于更新误差校正编码器和解码器校正过的数据的模块；

所述缓存控制电路与AMBA接口模块的接口从AMBA数据FIFO收发数据，与存储器控制单元的接口使得所述控制单元能从缓存控制电路读写数据，与误差校正模块的接口使得能够更正在存储器内保留数据中错误的比特；

并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。

9.根据权利要求8所述的系统，其特征在于，所述误差校正编码器和解码器可由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，在电路不变的情形下，通过软件配置来改变设定值。

10.根据权利要求9所述的系统，其特征在于，所述存储器控制单元，进一步配置为：

对一个写周期而言，将写地址从行地址与列地址寄存器在地址锁存阶段出栈，以及将要写入的数据从缓存控制电路在数据传输阶段出栈；对一个读周期而言，发出一个读取的命令到存储器模组并且接收读到的数据，再将数据进栈到缓存控制电路；该存储器控制单元根据时序寄存器的内容来决定访问存储器模块的时序。

11.根据权利要求9所述的系统，其特征在于，还包括寄存器堆，所述寄存器堆包括以下寄存器：

第一页索引与第一列地址寄存器、第二页索引与第一列地址寄存器、存储器模块配置寄存器、存储器控制电路与缓存控制电路的中断寄存器、区块偏移量寄存器、缓存控制电路特殊功能使能寄存器；

所述存储器模块配置寄存器配置为：记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，需要则发出软件复位，然后发出命令；

所述存储器控制电路与缓存控制电路的中断寄存器配置为：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。

所述缓存控制电路特殊功能使能寄存器配置为：输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器。

12.根据权利要求6所述的系统，其特征在于，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据；

在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。

13.根据权利要求6所述的系统，其特征在于，所述存储器模组为NAND，并且所述存储器控制电路为闪存控制电路。