CN110046105B - 一种3D NAND Flash - Google Patents

Abstract

本申请公开了一种3D NAND Flash，包括：MCU、总线控制电路、总线和多个寄存器；多个寄存器被预先划分为至少两个寄存器组；任意一个寄存器组具有预设的唯一组地址段，任意一个寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段；任意一个寄存器组通过局部总线与总线控制电路连接；总线控制电路与MCU连接；MCU，用于向总线控制电路发送第一信号；第一信号包括：至少一个寄存器的地址；总线控制电路，用于在接收到第一信号后，向第一信号中的组地址段指示的寄存器组中的寄存器发送第二信号；第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号。通过本申请公开的技术方案，可以减小总线消耗的功耗。

Description

一种3D NAND Flash

技术领域

本申请涉及电子信息领域，尤其涉及一种3D NAND Flash。

背景技术

Flash为非易失闪存。其中，3D NAND Flash(三维NAND型闪存)属于非易失闪存中的一种。

目前，3D NAND Flash包括微控制单元(Microcontroller Unit，MCU)、总线和多个寄存器，其中，MCU通过总线与寄存器间通信以实现寄存器对MCU指定的数据进行存储。

但是，3D NAND Flash中总线消耗的功耗较大。

发明内容

本申请提供了一种3D NAND Flash，目的在于解决3D NAND Flash中总线消耗的功耗较大的问题。

为了实现上述目的，本申请提供了以下技术方案：

本申请提供了一种3D NAND Flash，包括：MCU、总线控制电路、总线和多个寄存器；

所述多个寄存器被预先划分为至少两个寄存器组；任意一个所述寄存器组具有预设的唯一组地址段，任意一个所述寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段；

任意一个所述寄存器组通过局部总线与所述总线控制电路连接；所述局部总线为所述总线的一部分；所述总线控制电路与所述MCU连接；

所述MCU，用于向所述总线控制电路发送第一信号；所述第一信号包括：至少一个所述寄存器的地址，任意一个所述寄存器的地址包括该寄存器所属的寄存器组的组地址段和该寄存器在所属寄存器组中的局部寻址地址段；

所述总线控制电路，用于在接收到所述第一信号后，向所述第一信号中的组地址段指示的寄存器组中的寄存器发送第二信号；发向任意一个寄存器组的第二信号包括：所述第一信号中属于该寄存器组的局部寻址地址段；

所述第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号。

可选的，所述总线控制电路发向任意一个寄存器组的第二信号仅包括：所述第一信号中属于该寄存器组的局部寻址地址段。

可选的，所述多个寄存器中的任意一个寄存器在所述3D NAND Flash中具有预设的唯一物理位置；

所述多个寄存器被预先划分为所述至少两个寄存器组的划分原则包括：划分后的任一寄存器组所包含的各寄存器的物理位置间的距离属于预设范围。

可选的，所述划分原则还包括：划分后的不同寄存器组所包含的寄存器的数量间的差值小于预设阈值。

可选的，任意一个寄存器组的组地址段由第一目标位数的二进制数表示；所述第一目标位数为采用所述二进制数区分表示所述至少两个寄存器组时所需的最少位数。

可选的，对于任意一个寄存器，该寄存器在所属的寄存器组中的局部寻址地址段由第二目标位数的二进制数表示；所述第二目标位数为采用所述二进制数区分表示待分析寄存器组中的寄存器时所需的最少位数；所述待分析寄存器组为所述至少两个寄存器组中包含寄存器的数目最多的寄存器组。

可选的，所述发向任意一个寄存器组的第二信号还包括：所述第一信号中存储地址为属于该寄存器组的局部寻址地址段的待存储数据；

所述第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号，包括：

所述第一信号中组地址段指示的寄存器组中的任一寄存器，具体用于判断所接收到的第二信号包含的局部寻址地址段中，是否存在目标局部寻址地址段；所述目标局部寻址地址段为与该寄存器在所属寄存器组中的局部寻址地址段相同的局部寻址地址段；若存在所述目标局部寻址地址段，则将所接收到的所述第二信号中存储地址为所述目标局部寻址地址段的待存储数据进行存储。

可选的，所述总线控制电路由同或门和与门构成；

所述同或门，用于确定所述第一信号中的组地址段所指示的寄存器组；

所述与门，用于确定是否将该第一信号中的局部寻址地址段发送给所述组地址段所指示的寄存器组。

可选的，所述同或门所确定的所述组地址段指示的寄存器的数量为一个。

在本申请公开的技术方案中，将3D NAND Flash中的寄存器预先划分为至少两个寄存器组，任意一个寄存器组具有预设的唯一组地址段，任意一个寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段，总线控制电路与MCU连接。MCU向总线控制电路发送第一信号，其中，第一信号包括至少一个寄存器的地址，任意一个寄存器的地址包括该寄存器所属的寄存器组的组地址段，以及该寄存器在所属寄存器组中的局部寻址地址段。

在总线控制电路接收到第一信号后，向第一信号的组地址段指示的寄存器组中的寄存器发送第二信号，其中，向任一寄存器组发送的第二信号包括：第一信号中属于该寄存器组的局部寻址地址段，使得向任一寄存器组发送的第二信号所指示的寄存器，一定是MCU所需通信的寄存器，并且，该寄存器组中的各寄存器都响应所接收到的第二信号，因此，可以保证MCU所需通信的寄存器响应到了第二信号，即本申请公开的技术方案，可以保证MCU与寄存器间通信的准确性。

又由于在本申请的技术方案中，所划分得到的任意一个寄存器组都通过局部总线与总线控制电路连接，其中，局部总线是全局总线的一部分，使得总线控制电路发送第二信号使用的总线的总长度，可能小于全部总线的长度。又由于传输信号的总线长度越小总线消耗的功耗越小，因此，相较于现有技术中全部总线都需传输信号，本申请公开的技术方案能够减少总线消耗的功耗。

综上所述，相较于现有技术，本申请公开的技术方案，在保证MCU与寄存器间通信的准确性的前提下，能够减少总线消耗的功耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例公开的一种3D NAND Flash示意图；

图2为本申请实施例公开的3D NAND Flash中的寄存器响应所接收到的第二信号的过程示意图；

图3为本申请实施例公开的一种总线控制电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为本申请提供的一种3D NAND Flash示意图，包括MCU、总线、总线控制电路与多个寄存器。其中，该多个寄存器被预先划分为至少两个寄存器组，使得任意一个寄存器组通过总线的一部分与该总线控制电路连接，为了描述方便，将该总线的一部分的称为局部总线，即任意一个寄存器组通过局部总线与总线控制电路连接。总线控制电路与MCU连接。

在本实施例中，将3D NAND Flash中的寄存器划分为至少两个寄存器组的过程包括：

在实际中，3D NAND Flash中的寄存器与总线间的物理位置关系是固定的，例如，如图1所示的3D NAND Flash包括12个寄存器，该12个寄存器分别对应的标识为Reg1、Reg2、Reg3、Reg4、Reg5、Reg6、Reg7、Reg8、Reg9、Reg10、Reg11和Reg12，加粗的黑线表示总线，各个寄存器与总线间的具体物理位置如图2所示。

在本实施例中，按照被划分为一个寄存器组的寄存器的物理位置间的距离属于预设范围的原则，基于3D NAND Flash中的寄存器与总线间的物理位置，将该3D NAND Flash中的寄存器划分为至少两个寄存器组。具体的，假设Reg1、Reg2、Reg3和Reg4的物理位置间的距离比较近，即属于预设范围，Reg5、Reg6和Reg7的物理位置间的距离属于预设范围，Reg8、Reg9和Reg10的物理位置间的距离属于预设范围，Reg11和Reg12的物理位置间的距离属于预设范围，因此，可以将Reg1、Reg2、Reg3和Reg4划分为一个寄存器组，将Reg5、Reg6和Reg7划分为一个寄存器组，将Reg8、Reg9和Reg10划分为一个寄存器组，将Reg11和Reg12划分为一个寄存器组，得到四个寄存器组。

在本实施例中，需要为每个寄存器分配唯一的地址，由于已将寄存器划分为至少两个寄存器组，为了对不同的寄存器组进行区分，在本实施例中，可以在寄存器的地址中包括用于体现寄存器所属的寄存器组的地址，为了描述方便，将用于体现寄存器所属的寄存器组的地址称为组地址段。又因为一个寄存器组可能包括多个寄存器，为了对同一个寄存器组中的寄存器进行区分，可以在寄存器的地址中包括用于体现寄存器在所属的寄存器组中的地址，为了描述方便，将用于体现寄存器在所属的寄存器组中的地址，称为该寄存器的局部寻址地址段。因此，对于3D NAND Flash中的任意一个寄存器，该寄存器的唯一地址由该寄存器的组地址段与该寄存器的局部寻址地址段构成，其中，该寄存器的组地址段用于指示该寄存器所属的寄存器组，该寄存器的局部寻址地址段用于指示该寄存器在所属的寄存器组中的地址。

具体的，本实施例中，组地址段的确定过程包括：

根据该3D NAND Flash中被划分得到的寄存器组的总数量，确定该总数量采用二进制的数字进行区分表示时，所需的二进制数字的总位数。还以图1所示3D NAND Flash为例，包括4个寄存器组，因此，采用二进制数字可以区分表示该数量的寄存器组时，需要2位二进制数字。具体的，采用00、01、10和11表示4个寄存器组。

局部寻址地址段的确定过程包括：

确定包含寄存器数量最多的寄存器组为待分析寄存器组，确定该待分析寄存器组中所包含的寄存器的总数量，并确定该总数量采用二进制的数字进行表示时，所需的二进制数字的总位数。还以图1所示3D NAND Flash为例，包括4个寄存器组，待分析寄存器组中包括4个寄存器，如果采用二进数区分表示该数量的寄存器时，至少需要2位二进制数，具体的，采用00、01、10和11区分表示该待分析寄存器组中的4个寄存器。

由于待分析寄存器组所包含的寄存器的数量是：划分得到的至少两个寄存器组中包含的寄存器的数量最多的寄存器组，确定出的二进制的位数可以区分表示待分析寄存器组中的寄存器，因此，所确定出的二进制的位数可以区分表示任意一个划分得到的寄存器组中的寄存器。

需要说明的是，用于区分表示不同寄存器组中的寄存器的局部寻址地址段可以相同。例如，用于区分组地址段为01的寄存器组中的寄存器的局部寻址地址为00、01、10和11，用于区分组地址为11的寄存器组中的寄存器的局部寻址地址也可以为00、01、10和11。

还需要说明的是，在采用二进制数表示寄存器的地址时，为了达到总线所需的绕线资源可以减少的目的，需要所需的二进制数的位数尽可能的少，即组地址段所需的二进制数与局部寻址地址段所需的二进制数的位数都尽可能的少。由于组地址段所需的二进制数的位数为：能够区分表示不同寄存器组的二进制数位数，寄存器组包含的寄存器的局部寻址地址段所需的二进制数的位数为：能够对任一寄存器中的寄存器进行区分表示的局部寻址地址段为：能够对待分析寄存器组中的寄存器进行区分表示的二进制数的位数，因此，在本实施例中，将能够区分表示寄存器组的最少位数作为表示组地址段的位数，将能够区分表示待分析寄存器组中的寄存器的最少位数作为表示局部寻址地址段的位数。

还需要说明的是，由于局部寻址地址段所需的二进制数的位数是依据待分析寄存器组所包含的寄存器的数量确定的，因此，在将3D NAND Flash中的寄存器划分为至少两个寄存器组的过程中，尽量按照划分后的各寄存器组中所包括的寄存器的数量间的差值小于预设阈值的原则，即各个寄存器组中所包含的寄存器的数量相差不多，使得待分析寄存器组中所包含的寄存器的数量不会太大，从而可以使得确定出的表示局部寻址地址段的二进制数的位数达到最小值。同时，表示局部寻址地址段的二进制数的位数达到最小值还可以不浪费地址资源。

在确定出各寄存器组的组地址段，以及用于区分表示任意一个寄存器组中的寄存器的局部寻址地址段后，对于3D NAND Flash中的任意一个寄存器，依据该寄存器所属的寄存器组确定该寄存器的组地址段，并从用于区分表示该寄存器所属的寄存器组中的寄存器的局部寻址地址段中，确定该寄存器的局部寻址地址段，并将得到的该寄存器的组地址段与该寄存器的局部寻址地址段构成该寄存器的地址。需要说明的是，对于任意一个寄存器，在确定该寄存器的局部寻址地址段时，需要保证寄存器组中的不同寄存器的局部寻址地址段不相同。

还以图1所示3D NAND Flash为例，对于任意一个寄存器，如果该寄存器所属的寄存器组的组地址段为10，即该寄存器的组地址段为10。并且，用于区分表示组地址段为10的寄存器组中的寄存器的局部寻址地址段包括：00、01、10和11，则该寄存器在所属的寄存器组中的局部寻址地址可以为该4个局部寻址地址段中的一个局部寻址地址段(只需保证该寄存器组中的寄存器的局部寻址地址段互不相同即可)，例如为01，此时，该寄存器的地址可以表示为组地址段与局部寻址地址段的顺序，该寄存器的地址为1001，也可以表示为局部寻址地址段与组地址段的顺序，此时，该寄存器的地址为0110，需要说明的是，本实施例不对寄存器的地址中组地址段与局部寻址地址段的格式作限定，只要在总线控制电路中配置已确定的组地址段与局部寻址地址段间的格式即可，使得总线控制电路可以从该寄存器的地址中，识别出组地址段。

上述确定出了3D NAND Flash中各寄存器对应的唯一地址，在本实施例中，将所确定出的各寄存器的地址配置在MCU中，在MCU需要目标寄存器对指定的目标数据进行存储时，MCU与目标寄存器间的通信过程如图2所示，包括以下步骤：

S201、MCU向总线控制电路发送第一信息。

在本步骤中，第一信号可以包括：时钟、数据、控制信号和至少一个寄存器的地址。

其中，第一信号中任意一个寄存器的地址包括组地址段与局部寻址地址段，其中，该寄存器的组地址段指示了该寄存器所属的寄存器组，该寄存器的局部寻址地址段指示了该寄存器在所属的寄存器组中的局部寻址地址。

S202、总线控制电路依据所接收的第一信号中的地址，向地址中的组地址段所指示的寄存器组发送第二信号。

在本步骤中，总线控制电路从第一信号的地址中，解析出第一信号中的组地址段，并向解析出的组地址段发送第二信号。其中，向任意一个组地址段发送的第二信号为第一信号中属于该组地址段所指示的寄存器组的信息。

在实际中，当总线控制电路向组地址段通过所连接的总线发送第二信号时，第二信号的内容越多，需要所连接的总线的绕线资源越多。因此，为了减少所连接的总线的绕线资源，本实施例中，除了上述通过采用最少位数的二进制数来区分表示各寄存器组以及各寄存器组中的寄存器之外，还可以通过总线控制电路向组地址段所发送的第二信号的内容减少来实现，具体的，向任意一个组地址段发送的第二信号仅包括：时钟、数据、控制信号和第一信号中属于该组地址段指示的寄存器组的局部寻址地址段，即不包括第一信号中的组地址段。

具体的，总线控制电路向任意一个组地址段发送第二信号的具体实现方式如图3所示。其中，图3中包括：组地址解码所用同或电路，其输出信号通过与门选择是否将局部寻址地址段传输给相应寄存器组。

在图3中，Data+Ctrl+[3:0]Addr表示总线控制电路接收到的第一信号，其中，[3:0]Addr表示第一信号中用于表示组地址段的地址与用于表示局部寻址地址段的地址构成，具体的，[3:2]Addr表示组地址段的地址，[1:0]Addr表示局部寻址地址段的地址。在总线控制电路接收到第一信号后，将该第一信号中用于表示组地址段的地址输入各个同或门的一个输入端口。

在图3中，任意一个同或门对应一个寄存器组，对于该同或门的两个输出端口中除了总线控制电路输入用于表示组地址段的地址的端口外的端口，事先设置有该同或门对应的用于表示寄存器组的组地址段的地址。该同或门两个端口的值的同或结果，决定了该第一信号中组地址段所指示的寄存器组。

通过同或门确定出第一信号中的组地址段所指示的寄存器组后，通过与门确定是否将该第一信号中用于表示局部寻址地址段的地址发送给所确定的寄存器组。

S203、在组地址段指示的寄存器组中的任意一个寄存器组中的各寄存器接收到第二信号后，该寄存器组中的任意一个寄存器依据所接收到的第二信号进行响应。

在本步骤中，对于该寄存器组中的任意一个寄存器对所接收到的第二信号进行响应的过程进行说明。具体的，响应过程包括以下步骤：

A1、判断所接收到的第二信号中是否存在目标局部寻址地址段。

由于第二信号中包含该寄存器组中待存储数据的寄存器的局部寻址地址段，在本步骤中，为了描述方便，将所接收到的第二信号中与该寄存器的局部寻址地址段相同的局部寻址地址段，称为目标局部寻址地址段。

A2、若存在目标局部地址寻址段，对所接收到的第二信号中存储地址为该目标局部寻址地址段的待存储数据进行存储。

由于第二信号中包含有用于指示该寄存器组中需存储数据的寄存器的局部寻址地址段，以及各局部寻址地址段代表的寄存器所需存储的数据，即第二信号中的一个局部寻址地址段对应有待存储数据。因此，在本步骤中，在第二信号中存在目标局部地址寻址段时，表示该寄存器需要对该目标局部寻址地址段对应的待存储数据进行存储，因此，在本步骤中，该寄存器对所接收的第二信号中该目标局部寻址地址段对应的待存储数据进行保存。

需要说明的是，以上所述为FLASH中的以及相关结构，FLASH中除了上述总线架构中的各个结构以及相关结构外，有可能还包括其它部分，与现有技术相同，这里不再赘述。

本申请实施例具有以下有益效果：

有益效果一：

在本申请公开的技术方案中，将3D NAND Flash中的寄存器预先划分为至少两个寄存器组，任意一个寄存器组具有预设的唯一组地址段，任意一个寄存器在所属的寄存器组中，具有预设的唯一局部寻址地址段，总线控制电路与MCU连接。MCU向总线控制电路发送第一信号，其中，第一信号包括至少一个寄存器的地址，任意一个寄存器的地址包括该寄存器所属的寄存器组的组地址段，以及该寄存器在所属寄存器组中的局部寻址地址段。

在总线控制电路接收到第一信号后，向第一信号的组地址段指示的寄存器组中的寄存器发送第二信号，其中，向任一寄存器组发送的第二信号包括：第一信号中属于该寄存器组的局部寻址地址段，使得向任一寄存器组发送的第二信号所指示的寄存器，一定是MCU所需通信的寄存器，并且，该寄存器组中的各寄存器都响应所接收到的第二信号，因此，可以保证MCU所需通信的寄存器响应到了第二信号，即本申请公开的技术方案，可以保证MCU与寄存器间通信的准确性。

又由于在本申请的技术方案中，所划分得到的任意一个寄存器组都通过局部总线与总线控制电路连接，其中，局部总线是全部总线的一部分，使得总线控制电路将第二信号发送到的寄存器组与总线控制电路连接的总线的总长度，可能小于全部总线的长度。又由于传输信号的总线长度越小总线消耗的功耗越小，因此，相较于现有技术中全部总线都需传输信号，本申请公开的技术方案能够减少总线消耗的功耗。

综上所述，相较于现有技术，本申请公开的技术方案，在保证MCU与寄存器间通信的准确性的前提下，能够减少总线消耗的功耗。

有益效果二、

在本实施例中，在总线控制电路向组地址段指示的寄存器组发送第二信号时，该第二信号中可以不包括寄存器组的组地址段。由于总线传输的信息越少，总线所需的绕线资源越少，因此，本实施例可以减少总线所需的绕线资源。

有益效果三、

在本实施例中，在将3D NAND Flash中的寄存器划分为至少两个寄存器组时，可以按照划分后的各寄存器组所包含的寄存器的数量相差不多的原则进行划分，使得在采用二进制数确定局部寻址地址段时所需使用的二进制数的位数减少，使得减少总线的绕线资源。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种3D NAND Flash，其特征在于，包括：MCU、总线控制电路、总线和多个寄存器；

所述多个寄存器被预先划分为至少两个寄存器组；任意一个所述寄存器组具有预设的唯一组地址段，任意一个所述寄存器在该寄存器所属的寄存器组中，具有预设的唯一局部寻址地址段；

任意一个所述寄存器组通过局部总线与所述总线控制电路连接；所述局部总线为所述总线的一部分；所述总线控制电路与所述MCU连接；

所述MCU，用于向所述总线控制电路发送第一信号；所述第一信号包括：至少一个所述寄存器的地址，任意一个所述寄存器的地址包括该寄存器所属的寄存器组的组地址段和该寄存器在所属寄存器组中的局部寻址地址段；

所述总线控制电路，用于在接收到所述第一信号后，向所述第一信号中的组地址段指示的寄存器组中的寄存器发送第二信号；发向任意一个寄存器组的第二信号包括：所述第一信号中属于该寄存器组的局部寻址地址段；

所述第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号；

其中，所述总线控制电路发向任意一个寄存器组的第二信号仅包括：所述第一信号中属于该寄存器组的局部寻址地址段，第二信号不包括第一信号中属于该寄存器所属的寄存器组的组地址段；

其中，所述多个寄存器中的任意一个寄存器在所述3D NAND Flash中具有预设的唯一物理位置；

所述多个寄存器被预先划分为所述至少两个寄存器组的划分原则包括：划分后的任一寄存器组所包含的各寄存器的物理位置间的距离属于预设范围；

其中，所述划分原则还包括：划分后的不同寄存器组所包含的寄存器的数量间的差值小于预设阈值。

2.根据权利要求1所述的3D NAND Flash，其特征在于，任意一个寄存器组的组地址段由第一目标位数的二进制数表示；所述第一目标位数为采用所述二进制数区分表示所述至少两个寄存器组时所需的最少位数。

3.根据权利要求1所述的3D NAND Flash，其特征在于，对于任意一个寄存器，该寄存器在所属的寄存器组中的局部寻址地址段由第二目标位数的二进制数表示；所述第二目标位数为采用所述二进制数区分表示待分析寄存器组中的寄存器时所需的最少位数；所述待分析寄存器组为所述至少两个寄存器组中包含寄存器的数目最多的寄存器组。

4.根据权利要求2所述的3D NAND Flash，其特征在于，所述发向任意一个寄存器组的第二信号还包括：所述第一信号中存储地址为属于该寄存器组的局部寻址地址段的待存储数据；

所述第一信号中组地址段指示的寄存器组中的寄存器，用于响应所接收到的第二信号，包括：

所述第一信号中组地址段指示的寄存器组中的任一寄存器，具体用于判断所接收到的第二信号包含的局部寻址地址段中，是否存在目标局部寻址地址段；所述目标局部寻址地址段为与该寄存器在所属寄存器组中的局部寻址地址段相同的局部寻址地址段；若存在所述目标局部寻址地址段，则将所接收到的所述第二信号中存储地址为所述目标局部寻址地址段的待存储数据进行存储。

5.根据权利要求1所述的3D NAND Flash，其特征在于，所述总线控制电路由同或门和与门构成；

所述同或门，用于确定所述第一信号中的组地址段所指示的寄存器组；

所述与门，用于确定是否将该第一信号中的局部寻址地址段发送给所述组地址段所指示的寄存器组。

6.根据权利要求5所述的3D NAND Flash，其特征在于，所述同或门所确定的所述组地址段指示的寄存器的数量为一个。

Images