JP4677638B2 - 誤り訂正復号回路 - Google Patents
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Description
この発明の第1の実施形態に係る誤り訂正復号回路について、図1〜図3を用いて説明する。この実施形態は、ブロック符号としてリードソロモン符号を採用した場合の例である。
以上説明したように、この実施形態に係る誤り訂正復号回路100によれば、PARITYフィールドの読み出し開始直後から誤り訂正復号処理を開始するとともに、この誤り訂正復号処理と並行して1番目および2番目のT_FECが正常に受信されたか否かを判定し、誤り訂正されたフレームの出力が開始される前に正常/異常を判断することができる。したがって、この実施形態によれば、処理の信頼性を向上させることができる。
次に、この発明の第2の実施形態に係る誤り訂正復号回路について、図4〜図6を用いて説明する。
次に、この発明の第3の実施形態に係る誤り訂正復号回路について、図7および図8を用いて説明する。
110 第1データ遅延回路
120 第2データ遅延回路
130 FEC入力位相制御回路
131 パリティライト制御部
132 タイミング生成部
133 正常受信判定部
140 パリティ蓄積回路
150 RS入力位相制御回路
151 パリティリード制御部
152−0〜152−2 RS入力制御部
160 FEC演算回路
161−0〜161−2 RSデコーダ
170 FEC出力位相制御回路
171 出力データ選択部
Claims (5)
- 外部から入力したフレームを第1遅延時間だけ遅延させて出力する第1データ遅延回路と、
該第1データ遅延回路から入力したフレームを第2遅延時間だけ遅延させて出力する第2データ遅延回路と、
前記フレームからパリティデータを抽出するとともに、誤り訂正開始タイミング信号と、フレーム出力タイミング信号と、該フレームの受信が正常に終了したか否かを示す判定信号とを生成・出力する第1入力位相制御回路と、
該第1入力位相制御回路が抽出した前記パリティデータを保存するパリティ蓄積回路と、
前記誤り訂正開始タイミング信号を受信した後で、前記第1データ遅延回路が出力した前記フレームから被訂正データを所定データ長ずつ読み出して出力し、さらに前記パリティ蓄積回路から読み出された前記パリティデータから該被訂正データに対応するものを出力する入力制御部を、複数個有する第2入力位相制御回路と、
対応する前記入力制御部から出力された前記被訂正データおよび前記パリティデータを用いて誤り訂正復号処理を行う誤り訂正デコーダを複数個有する演算回路と、
前記フレーム出力タイミング信号を受信したタイミングで、前記第2データ遅延回路から前記フレームを入力するとともに前記演算回路から訂正済データを入力し、前記判定信号が‘正常’を示すときは該訂正済データを出力し且つ該判定信号が‘異常’を示すときは前記フレームの被訂正データをそのまま出力する出力位相制御回路と、
を有することを特徴とする誤り訂正復号回路。 - 前記誤り訂正デコーダが、それぞれ、前記誤り訂正復号処理が正常実施されたことを示す復号実施表示信号と、該誤り訂正復号処理が失敗したことを示す復号失敗表示信号とを生成し、且つ、
前記出力位相制御回路が、前記判定信号が‘正常’を示した場合にのみ、前記復号実施表示信号および前記復号失敗表示信号を外部に出力する、
ことを特徴とする請求項1に記載の誤り訂正復号回路。 - 前記第1入力位相制御回路が、
前記フレームからの前記パリティデータの抽出が開始されたことを示す第1ロードタイミング信号を入力すると、第1アドレスポインタ値をロードし、前記パリティ蓄積回路に所定データ長のパリティデータが書き込まれるたびに該第1アドレスポインタ値に‘1’ずつ加算していく第1アドレスカウンタと、
‘正常’を示す前記判定信号が入力されたときにのみ、前記第1アドレスカウンタの計数値を前記第1アドレスポインタ値として保存する第1アドレスポインタと、
を備えることを特徴とする請求項1または2に記載の誤り訂正復号回路。 - 前記第2入力位相制御回路が、
前記パリティ蓄積回路からの前記パリティデータの読み出しが開始されたことを示す第2ロードタイミング信号を入力すると、第2アドレスポインタ値をロードし、所定データ長のパリティデータが読み出されるたびに該第2アドレスポインタ値に‘1’ずつ加算していく第2アドレスカウンタと、
‘正常’を示す前記判定信号が入力されたときにのみ、前記第2アドレスカウンタの計数値を前記第2アドレスポインタ値として保存する第2アドレスポインタと、
を備えることを特徴とする請求項3に記載の誤り訂正復号回路。 - 前記誤り訂正デコーダの個数を、それぞれの当該訂正デコーダが前記被訂正データの出力を終えてから次の被訂正データの先頭バイトを入力するまでの時間間隔が前記フレームの最小フレーム長を超えるような個数の最小値としたことを特徴とする請求項1〜4のいずれかに記載の誤り訂正復号回路。
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