JP4747085B2 - 誤り訂正符号回路 - Google Patents
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Description
この発明の第1の実施形態に係る誤り訂正符号回路について、図1〜図4を用いて説明する。この実施形態は、ブロック符号としてリードソロモン符号を採用した場合の例である。
この発明の第2の実施形態に係る誤り訂正符号回路について、図5および図6を用いて説明する。この実施形態も、ブロック符号としてリードソロモン符号を採用した場合の例である。
110 データ遅延回路
120 FEC入力位相制御回路
121 データ挿入タイミング生成部
122 パディング挿入タイミング生成部
123 パリティリードタイミング生成部
130 RS入力位相制御回路
131,132,133 RS入力制御部
141,142,143 FEC演算回路
150,501,502 パリティ蓄積回路
160 FEC出力位相制御回路
161 パリティリード制御部
162 出力データ選択部
Claims (5)
- 入力データ列のデータフィールドを先頭から所定データ長ずつ区切っていくことによってブロックを生成し、該ブロック毎に誤り訂正符号演算を施すことによってパリティデータを生成し、該パリティデータを該入力データ列に挿入する誤り訂正符号回路であって、
前記データフィールドを入力し、所定遅延時間だけ遅延させて出力するデータ遅延回路と、
前記ブロックの各先頭データが入力されたタイミングに基づいてデータ挿入タイミング信号を生成し、前記データフィールドの終端が入力されたタイミングに基づいてパディング挿入タイミング信号を生成し、且つ、前記入力データ列の終端が入力されたタイミングおよび前記ブロックの個数に基づいてパリティリードタイミング制御信号を生成する第1入力位相制御回路と、
前記データ挿入タイミング信号が与えるタイミングに基づいて前記データ遅延回路から前記ブロックを1個ずつ読み出すとともに出力する処理と、該ブロックが前記所定データ長よりも短い場合に前記パディング挿入タイミング信号が与えるタイミングに基づいてパディングを出力する処理とを行う入力制御部を複数個有する第2入力位相制御回路と、
対応する前記入力制御部が出力した前記ブロックの前記パリティデータを算出する複数の演算回路と、
前記パリティデータを蓄積するパリティ蓄積回路と、
前記パリティリードタイミング制御信号に基づいて、前記データ遅延回路から出力された前記データフィールドと前記パリティ蓄積回路から読み出された前記パリティデータとを含む出力データ列を生成する出力位相制御回路と、
を有することを特徴とする誤り訂正符号回路。 - 前記所定遅延時間が、前記所定データ長に対応する伝送時間であることを特徴とする請求項1に記載の誤り訂正符号回路。
- 前記第1入力位相制御回路が、前記先頭データを入力してから、前記所定遅延時間経過後に、前記データ挿入タイミング信号を出力することを特徴とする請求項1または2に記載の誤り訂正符号回路。
- 前記第1入力位相制御回路が、前記データフィールドの終端を入力したタイミングで、前記パディング挿入タイミング信号を出力することを特徴とする請求項1〜3のいずれかに記載の誤り訂正符号回路。
- 前記第1入力位相制御回路が、前記入力データ列の終端が入力されてから、前記所定遅延時間が経過し且つ前記データフィールドの終端と前記パリティデータの先頭との間に挿入されるデータに対応する伝送所要時間が経過した後に、前記パリティリードタイミング制御信号を出力することを特徴とする請求項1〜4のいずれかに記載の誤り訂正符号回路。
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