JP2001094439A - 誤り訂正回路および誤り訂正方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速に誤り訂正結果を得ることができる誤り
訂正回路および誤り訂正方法を提供する。 【解決手段】 本発明に係る誤り訂正回路１００は、誤
り訂正ブロック１０♯１〜１０♯２を備える。符号長ｎ
（たとえば、ｎ＝１８４）のデータのうち、（ｎ−１）
ビット目のデータが入力される時点で、訂正前データ入
力処理回路８から、予め規定された１ビットのデータが
各誤り訂正ブロックに与えられる。各誤り訂正ブロック
は、入力された第１ビット目から第（ｎ−１）ビット目
までのデータと当該１ビットのデータとに基づき符号長
ｎの誤り訂正処理を開始する。出力データ選択回路１２
は、２つの誤り訂正ブロックのうちいずれか一方の訂正
結果を選択して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、誤り訂正回路お
よび誤り訂正方法に関し、より特定的には、地上デジタ
ル放送などで用いられる巡回符号を用いた１ビット単位
で誤り訂正を行なう誤り訂正回路および誤り訂正方法に
関する。

【０００２】

【従来の技術】従来より、符号化されたデータに対して
誤り訂正を行なう誤り訂正回路がある。巡回符号を用い
た誤り訂正符号では、符号長ｎ、データ長１の場合、符
号長ｎのデータが図示しないシフトレジスタに入力され
てから、シフトレジスタに貯えられたｎ個のデータを１
回以上シフトを行ない誤り訂正結果を得ている。また、
差集合巡回符号においては、訂正を複数回数行なった場
合、１回の複数倍以上のデータをシフトした後に誤り訂
正結果を得ている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の誤り訂正回路によれば、データが入力されて
から誤り訂正データを得るまでに時間を要するという問
題があった。

【０００４】そこで、この発明は係る問題を解決するた
めになされたものであり、その目的は、高速に誤り訂正
結果を出力することができる誤り訂正回路を提供するこ
とにある。

【０００５】この発明のさらなる目的は、データが入力
されてから誤り訂正結果を得るまでの時間を短縮するこ
とができる誤り訂正方法を提供することにある。

【０００６】

【課題を解決するための手段】この発明の一つの局面に
よる誤り訂正回路は、巡回符号を用いて１ビット単位で
誤り訂正を行う誤り訂正回路であって、各々が、符号長
ｎ（ｎは、２より大きい自然数）のデータに対して、１
ビット単位で１回以上誤り訂正を行う２^m個（ｍは、１
以上であってｎより小さい自然数）の誤り訂正ブロック
と、入力されるｎビットのデータのうち、第１ビット目
のデータから数えて第（ｎ−ｍ）ビット目のデータが入
力された時点で、２^m個の誤り訂正ブロックのそれぞれ
に、誤り訂正処理を実行させる訂正処理回路とを備え
る。

【０００７】好ましくは、訂正処理回路は、第１ビット
目から第（ｎ−ｍ）ビット目までのデータを２^m個の誤
り訂正ブロックのそれぞれに出力するとともに、互いに
異なる２^m個のｍビットのデータを２^m個の誤り訂正ブロ
ックのそれぞれに出力し、２ ^m個の誤り訂正ブロックの
それぞれは、訂正処理回路から、対応するｎビットのデ
ータを受けて誤り訂正処理を開始する。

【０００８】特に、２^m個の誤り訂正ブロックのそれぞ
れは、誤り訂正処理が正常に終了したか否かを示す訂正
フラグを出力し、訂正フラグに応じて、２^m個の誤り訂
正ブロックのうち誤り訂正処理が正常に終了した誤り訂
正ブロックの出力を選択して出力するデータ選択回路を
さらに備える。

【０００９】もしくは、特に、入力されるｎビットのデ
ータのうち、第（ｎ−ｍ＋１）ビット目から第ｎビット
目までのデータに応じて、２^m個の誤り訂正ブロックの
出力のうちいずれか一つを選択して出力するデータ選択
回路をさらに備える。

【００１０】もしくは、特に、２^m個の誤り訂正ブロッ
クの出力のうちいずれか一つを選択的に出力するデータ
選択回路をさらに備え、２^m個の誤り訂正ブロックのそ
れぞれは、誤り訂正処理が正常に終了したか否かを示す
訂正フラグを出力し、データ選択回路は、訂正フラグに
応じて、誤り訂正処理が正常に終了した誤り訂正ブロッ
クの出力を選択して出力し、２^m個の誤り訂正ブロック
における誤り訂正処理がすべて異常終了した場合には、
入力されるｎビットのデータのうち、第（ｎ−ｍ＋１）
ビット目から第ｎビット目までのデータに応じて、２^m
個の誤り訂正ブロックの出力のうちいずれか一つを選択
して出力する。

【００１１】この発明のもう一つの局面による誤り訂正
方法は、巡回符号を用いて誤り訂正を行なう誤り訂正方
法であって、入力されるｎビット（ｎは、２より大きい
自然数）のデータのうち、第１ビット目のデータから数
えて第（ｎ−ｍ）ビット目（ｍは、１以上であってｎよ
り小さい自然数）のデータが入力された時点で、互いに
異なる２^m個のｍビットのデータを出力する処理ステッ
プと、第１ビット目から第（ｎ−ｍ）ビット目までのデ
ータと前記処理ステップの出力するｍビットのデータと
で構成される、前記２^m個のｎビットのデータのそれぞ
れに対して、１ビット単位で１回以上誤り訂正処理を同
時に行う誤り訂正ステップと、誤り訂正ステップで得ら
れる２^m個の誤り訂正処理の結果のうちいずれか一つを
選択する選択ステップとを備える。

【００１２】好ましくは、誤り訂正ステップは、各誤り
訂正処理が正常に終了したか否かを示す訂正フラグを出
力し、選択ステップは、訂正フラグに基づき、正常に終
了した誤り訂正処理の結果を選択して出力する。

【００１３】特に、選択ステップは、入力されるｎビッ
トのデータのうち、第（ｎ−ｍ＋１）ビット目から第ｎ
ビット目までのデータに応じて、２^m個の誤り訂正処理
の結果のうちいずれか一つを選択する。

【００１４】もしくは、特に、誤り訂正ステップは、各
誤り訂正処理が正常に終了したか否かを示す訂正フラグ
を出力し、選択ステップは、訂正フラグに基づき、正常
に終了した誤り訂正処理の結果を選択し、２^m個の誤り
訂正処理のすべてが異常終了した場合には、入力される
ｎビットのデータのうち、第（ｎ−ｍ＋１）ビット目か
ら第ｎビット目までのデータに応じて、２^m個の誤り訂
正処理の結果のうちいずれか一つを選択する。

【００１５】

【発明の実施の形態】以下、本発明に係る誤り訂正回路
および誤り訂正方法について図を用いて説明する。な
お、同じ構成要素には同じ符号または同じ記号を付し、
その説明は省略する。

【００１６】本発明の実施の形態は、不定期に入力され
るデータに対して誤り訂正処理を行う符号長ｎの誤り訂
正回路に関し、第１番目のデータが入力されてから誤り
訂正の結果が得られるまでの時間を短縮することを可能
とするものである。

【００１７】一例として、地上デジタル放送に使用され
るＴＭＣＣ（伝送多重制御信号）に対する誤り訂正につ
いて説明する。１９９８年９月に郵政省から発表された
地上デジタル放送暫定方式では、変調方式として直交周
波数分割多重（ＯＦＤＭ）方式、情報源符号化方式およ
び多重化方式にＭＰＥＧ２（ＭＰＥＧ：Moving Picture
Experts Group Phase2）を採用している。また、地上
デジタル放送暫定方式では、現在伝送されているキャリ
ア変調方式、畳み符号化率、時間インタリーブ長等のパ
ラメータを指定するための信号として、伝送多重制御信
号（ＴＭＣＣ）を用いている。誤り訂正方式としては、
ＴＭＣＣに対しては、比較的回路規模が小さい差集合巡
回符号が用いられている。なお、ＴＭＣＣ以外の信号
（以下情報信号と呼ぶ）は、畳み込み符号とリードソロ
モン符号ＲＳが用いられている。

【００１８】図１（ａ）、（ｂ）は、地上デジタル放送
で受信される信号の配列を説明するための図であり、図
１（ａ）は、デジタル放送で受信される信号に対するＦ
ＦＴ（高速フーリエ変換）後に得られる信号を、図１
（ｂ）は、シンボルＳＮｉ（ｉ＝１〜２０４）を構成す
るデータの内容をそれぞれ示している。

【００１９】図１（ａ）に示されるように、地上デジタ
ル放送暫定方式では、２０４シンボル（ＳＮ１〜ＳＮ２
０４）を１フレームとして伝送する。シンボル間に配置
されるガードバンドは、マルチパスなど電波の反射等の
影響を回避するために設けられる部分であり、ＦＦＴ後
のデータとしては無効データとなっている。

【００２０】図１（ｂ）に示されるように、１シンボル
には、複数の情報信号に加え、１ビットのＴＭＣＣデー
タがｊ（ｊは、自然数）ビット分含まれている（ＴＭＣ
Ｃ１〜ＴＭＣＣｊ）。ＴＭＣＣデータは、１シンボルの
中に点在して存在する。

【００２１】同一シンボル中のｊ個のＴＭＣＣデータ
は、すべて同じ値である。１シンボル中に同じ値を複数
多重している理由は、多数決判別して誤り訂正能力を高
めるためである。後述する多数決判別により、１のシン
ボルについて、１のＴＭＣＣデータが決定される。以
下、第ｉシンボルのＴＭＣＣデータ（多数決判別後）を
Ｔｉと記す。

【００２２】２０４シンボルに含まれるＴＭＣＣデータ
Ｔ１〜Ｔ２０４により、図２に示されるＴＭＣＣデータ
列が構成される。ＴＭＣＣデータ列を構成する第１ビッ
ト目〜第２０ビット目のＴＭＣＣデータ（Ｔ１〜Ｔ２
０）は、同期信号等を含んだ部分であり、誤り訂正範囲
に含まれていない。残り１８４ビットのＴＭＣＣデータ
（Ｔ２１〜Ｔ２４０）は、冗長部分を含んだ制御信号で
構成されていて、誤り訂正の対象となる。

【００２３】ＴＭＣＣには、伝送路のパラメータである
キャリア変調方式、畳み符号化率、時間インタリーブ長
等が含まれているため、次のフレームが始まる前にデー
タの復号を行なう必要がある。

【００２４】このようなＴＭＣＣデータに対応する、本
発明の実施の形態による誤り訂正回路１００について、
図３を用いて説明する。図３を参照して、誤り訂正回路
１００は、多数決判別回路７、訂正前データ入力処理回
路８、ならびに誤り訂正ブロック１０♯１および１０♯
２を備える。

【００２５】１シンボル内のＴＭＣＣデータは、まず多
数決判別回路７に入力される。多数決判別回路７は、１
シンボル毎にＴＭＣＣデータの多数決判別を行なう。１
シンボル内のＴＭＣＣデータとして、値“１”の数が多
い場合には、“１”を、値“０”の数が多ければ、
“０”を出力する。多数決判別により、１シンボルにお
ける１ビットのＴＭＣＣデータが決定される。これによ
り、１つのみのデータを用いる場合に比べて、データの
精度が向上する。

【００２６】多数決判別回路７の出力は、訂正前データ
入力処理回路８に入力される。訂正前データ入力処理回
路８は、誤り訂正に関連する１８４ビットのＴＭＣＣデ
ータを誤り訂正ブロックに出力する。訂正前データ入力
処理回路８の出力するデータは、図４（ａ）（ｂ）に示
されるように、第１〜第１８３ビット目までは、多数決
判別回路７の出力するＴＭＣＣデータＴ２１〜Ｔ２０３
である。そして、最終ビットは、誤り訂正ブロック１０
♯１に対しては、図４（ａ）に示されるように“１”で
あり、誤り訂正ブロック１０♯２に対しては、図４
（ｂ）に示されるように“０”である。

【００２７】訂正前データ入力処理回路８は、誤り訂正
範囲の１８３ビット目のＴＭＣＣデータを誤り訂正ブロ
ック１０♯１および１０♯２に出力した直後に、誤り訂
正範囲の最後ビット（１８４ビット目）のＴＭＣＣデー
タとして、予め規定した値“１”（図４（ａ）参照）を
誤り訂正ブロック１０♯１に、予め規定した値“０”
（図４（ｂ）参照）を誤り訂正ブロック１０♯２にそれ
ぞれ出力する。

【００２８】誤り訂正ブロック１０♯１および１０♯２
は、訂正前データ入力処理回路８から１８４ビットのデ
ータを受けて、誤り訂正処理を開始する。

【００２９】誤り訂正ブロック１０♯１および１０♯２
のそれぞれの構成について、図５を用いて説明する。誤
り訂正ブロック１０♯１および１０♯２のそれぞれは、
図５に示す構成を有する。図５に示される誤り訂正ブロ
ック１０は、差集合巡回符号の復号方式として、誤り訂
正能力を向上させるため誤りを判定する閾値を変化させ
ながら複数回誤り訂正を行なう。

【００３０】誤り訂正ブロック１０は、シフトレジスタ
１４、シンドロームレジスタ１５、閾値設定回路１６、
多数決判別回路１７、エラー訂正判別回路１８、ならび
に演算回路（ＥＸＯＲ回路）１９および２０を含む。

【００３１】入力される１８４ビットのデータは、まず
シフトレジスタ１４およびシンドロームレジスタ１５に
入力される。入力が終了すると、シフトレジスタ１４お
よびシンドロームレジスタ１５を１ビットづつシフトす
る。そして、閾値設定回路１６で設定された閾値に対し
て、シンドロームレジスタ１５のデータから得られるシ
ンドローム情報に基づき、多数決判別回路１７でエラー
の有無を判別する。多数決判別回路１７は、エラーが検
出された場合には“１”を、エラーが検出されない場合
には“０”を出力する。

【００３２】差集合巡回符号はビット誤り訂正符号であ
るため、演算回路（ＥＸＯＲ回路）の出力が“１”の場
合には、シフトレジスタ１４の出力が反転され、データ
が訂正されることになる。これを１８４ビット繰返し、
すべてのデータの訂正処理を行なう。

【００３３】１回目の訂正処理が終了すると、閾値設定
回路１６の設定値を変化させ、再び訂正処理を行なう。
このように閾値を変更して複数回誤り訂正を行なうこと
により、訂正能力が向上される。たとえば、６回、閾値
を変化させて訂正を行なう。

【００３４】訂正が終了すると、誤り訂正ブロック１０
から訂正データが出力される。さらに、エラー訂正判別
回路１８からは、シンドロームレジスタ１５の結果から
得られる、誤り訂正が正常に終了したか否かを示す誤り
訂正フラグＯＫ／ＮＧが出力される。

【００３５】図３を参照して、誤り訂正回路１００はさ
らに、誤り訂正ブロック１０♯１または１０♯２のいず
れか一方の出力を選択して出力する出力データ選択回路
１２、出力データ選択回路１２の選択動作を制御する出
力データ制御回路１１、および誤り訂正制御回路１３を
備える。誤り訂正制御回路１３は、内部回路の制御を行
う。一例として、閾値設定回路１６の閾値の設定を制御
する。

【００３６】誤り訂正処理を終えた誤り訂正ブロック１
０♯１および１０♯２のそれぞれの出力は、出力データ
選択回路１２に入力される。出力データ選択回路１２
は、出力データ制御回路１１の出力に基づき、誤り訂正
ブロック１０♯１の訂正データまたは誤り訂正ブロック
１０♯２の訂正データのいずれか一方を選択的に出力す
る。

【００３７】出力データ制御回路１１は、各誤り訂正ブ
ロックにおける訂正フラグＯＫ／ＮＧと、多数決判別後
のＴＭＣＣデータとを受けて、出力データ選択回路１２
の選択動作を制御する。より具体的には、出力データ制
御回路１１は、誤り訂正に関連する１８４ビット目（最
終ビット）のＴＭＣＣデータが入力されるまで、制御動
作を停止状態としている。そして、出力データ制御回路
１１に、多数決判別回路７から最終ビットのＴＭＣＣデ
ータが入力されると、出力データ選択回路１２を制御す
るための選択制御動作を実行する。

【００３８】ここで、出力データ制御回路１１における
選択制御動作について、図６を用いて説明する。図６
は、出力データ制御回路１１における選択制御動作を説
明するためのフローチャートである。まず、ステップＳ
１において、出力データ制御回路１１は、最終ビットの
ＴＭＣＣデータが、“１”であるか否かを判別する。最
終ビットのＴＭＣＣデータが“１”の場合には、ステッ
プＳ２に移り、誤り訂正ブロック１０♯１の出力する誤
り訂正フラグＯＫ／ＮＧにより、誤り訂正が正常終了し
たか否かを判断する。ステップＳ２において、誤り訂正
ブロック１０♯１での誤り訂正が正常終了した（ＯＫ）
と判断された場合には、ステップＳ３に移り、誤り訂正
ブロック１０♯１の出力する訂正データを選択する選択
信号を出力する。

【００３９】ステップＳ２において、誤り訂正ブロック
１０♯１での誤り訂正が正常に終了しなかった（ＮＧ）
と判断された場合には、ステップＳ４に移る。

【００４０】ステップＳ４では、誤り訂正ブロック１０
♯２の出力する誤り訂正フラグＯＫ／ＮＧにより、誤り
訂正が正常終了したか否かを判断する。ステップＳ４に
おいて、誤り訂正ブロック１０♯２での誤り訂正が正常
終了した（ＯＫ）と判断された場合には、ステップＳ６
に移り、誤り訂正ブロック１０♯２の出力する訂正デー
タを選択する選択信号を出力する。ステップＳ４におい
て、誤り訂正が正常に終了しなかった（ＮＧ）と判断さ
れた場合には、ステップＳ３に移り、誤り訂正ブロック
１０♯１の出力する訂正データを選択する選択信号を出
力する。

【００４１】ステップＳ１において、最終ビットのＴＭ
ＣＣデータが“０”である場合には、ステップＳ５に移
り、誤り訂正ブロック１０♯２の出力する誤り訂正フラ
グＯＫ／ＮＧにより、誤り訂正が正常終了しかた否かを
判断する。ステップＳ５において、誤り訂正ブロック１
０♯２での誤り訂正が正常終了した（ＯＫ）と判断され
た場合には、ステップＳ６に移り、誤り訂正ブロック１
０♯２の出力する訂正データを選択する選択信号を出力
する。

【００４２】ステップＳ５において、誤り訂正ブロック
１０♯２での誤り訂正が正常に終了しなかった（ＮＧ）
と判断された場合には、ステップＳ７に移る。

【００４３】ステップＳ７では、誤り訂正ブロック１０
♯１の出力する誤り訂正フラグＯＫ／ＮＧにより、誤り
訂正が正常終了したか否かを判断する。ステップＳ７に
おいて、誤り訂正ブロック１０♯１での誤り訂正が正常
終了した（ＯＫ）と判断された場合には、ステップＳ３
に移り、誤り訂正ブロック１０♯１の出力する訂正デー
タを選択する選択信号を出力する。ステップＳ７におい
て、誤り訂正が正常に終了しなかった（ＮＧ）と判断さ
れた場合には、ステップＳ６に移り、誤り訂正ブロック
１０♯２の出力する訂正データを選択する選択信号を出
力する。

【００４４】出力データ選択回路１２は、出力データ制
御回路１１から受ける選択信号に応じて、誤り訂正ブロ
ック１０♯１または１０♯２のいずれか一方の訂正デー
タを選択的に出力する。

【００４５】このような処理によれば、誤り訂正ブロッ
ク１０♯１および１０♯２の出力データ選択は、実際に
入力されたデータに基づき行なわれる。したがって、誤
り訂正が誤り訂正ブロック１０♯１および１０♯２のど
ちらにおいても正常に行なわれた場合には、誤訂正の少
ないデータを選択することが可能である。また、誤り訂
正が異常に終了した場合には、より誤りの少ないデータ
を選択して出力することが可能となる。

【００４６】ここで、誤り訂正範囲の１８４ビットのＴ
ＭＣＣデータが決定された後に誤り訂正を行う誤り訂正
回路９００と本発明の実施の形態による誤り訂正回路１
００との処理速度を対比する。図７は、多数決判別によ
り全てのデータが決定された後に誤り訂正を行う誤り訂
正回路９００の構成を示す図であり、図８は、誤り訂正
回路１００と誤り訂正回路９００との動作タイミングの
違いを説明するためのタイミングチャートである。な
お、図８において、ＦＦＴ後のシンボル中に示される黒
太線は、ＴＭＣＣデータを表している。

【００４７】図７に示される誤り訂正回路９００は、多
数決判別回路７、誤り訂正ブロック１０、および誤り訂
正制御回路１３を備える。誤り訂正ブロック１０は、多
数決判別回路７から出力される誤り訂正に関連する１８
４ビットのＴＭＣＣデータを受けて、誤り訂正処理を実
行する。

【００４８】図８を参照して、時刻ｔ０で、１番目のＴ
ＭＣＣデータが入力され、時刻ｔ１でシンボルＳＮ１の
ＴＭＣＣデータＴ１が決定される。時刻ｔ２でシンボル
ＳＮ２０３のＴＭＣＣデータＴ２０３が決定され、時刻
ｔ３でシンボルＳＮ２０４のＴＭＣＣデータＴ２０４が
決定される。時刻ｔ４以降は、次のフレームのデータが
入力される。

【００４９】フレームの最初のＴＭＣＣデータが入力さ
れてから、最終シンボルＳＮ２０４における最終のＴＭ
ＣＣデータが入力されるまでの期間をデータ入力期間と
する。

【００５０】誤り訂正回路９００では、最終シンボルＳ
Ｎ２０４のＴＭＣＣデータＴ２０４が決定される時刻ｔ
３の直後に、誤り訂正処理を開始する。訂正回数は、６
回とする。

【００５１】上述したように、ＴＭＣＣデータは、１シ
ンボルの中に点在して存在し、すべてのＴＭＣＣデータ
が入力されてから次のフレームの先頭までの期間は短
い。また、閾値を変化させて複数回誤り訂正を行なう方
法では、１回の誤り訂正を行なう場合に比べて処理時間
がかかる。したがって、誤り訂正回路９００によると、
６回の誤り訂正を終了し、訂正データの出力が開始され
る時刻ｔ５には、すでに次のフレームのデータが到達し
ている（ｔ５＞ｔ４）。

【００５２】このように、閾値を変化させて複数回誤り
訂正を行なう方法は、処理時間がかかる。このため、通
常のシステムクロックでは、次のフレームまでに処理を
行なうことは不可能である。また、高速のクロックを用
いて処理するならば、かなり高速のクロックスピードが
要求される。

【００５３】一方、誤り訂正回路１００は、ＴＭＣＣデ
ータＴ２０３が決定される時刻ｔ２の直後に、誤り訂正
処理を開始する。訂正回数は、６回とする。誤り訂正回
路１００は、最終シンボルＳＮ２０４のデータを待たず
に誤り訂正を開始する。これにより、誤り訂正範囲の最
終ビットのＴＭＣＣデータが決定される前に誤り訂正処
理を終了させることができる。誤り訂正回路１００は、
最終ビットのＴＭＣＣデータＴ２０４の決定を受けて、
訂正データを出力する（時刻ｔ３）。

【００５４】したがって、誤り訂正回路１００による
と、通常のシステムクロックを用いても、最初のデータ
が入力されてから、訂正データが出力されるまでの時間
を短縮することができる。

【００５５】このように、本発明の実施の形態による誤
り訂正回路１００は、不定期に入力されるデータに対し
て高速に誤り訂正データを出力することができる。な
お、最終ビットのデータを１または０と仮定して誤り訂
正を行うために誤り訂正ブロックを２つ設けているが、
差集合誤り訂正回路の回路規模は比較的小さいため、従
来の回路を高速で動作させる方法に比べて有効である。

【００５６】ここで、本発明の実施の形態による誤り訂
正回路の他の一例について、図９を用いて説明する。図
９に示される誤り訂正回路２００は、不定期に到来する
ｎビットのデータのうち、予め用意したｍビットのデー
タを用いて高速に誤り訂正結果を出力するものである。

【００５７】図９に示される誤り訂正回路２００は、訂
正前データ入力処理回路１、２^m個の誤り訂正ブロック
１０♯１、１０♯２、…、１０♯２^m、出力データ制御
回路５、および出力データ選択回路６を備える。簡単の
ため、誤り訂正回路２００に入力されるデータを、デー
タＤ１〜Ｄｎ（ｎ＞１）と記す。

【００５８】２^m個の誤り訂正ブロック１０♯１、１０
♯２、…、１０♯２^mのそれぞれの構成は、図５で説明
したとおりである。訂正前データ入力処理回路１は、ｎ
ビットのデータを誤り訂正ブロックに出力する。訂正前
データ入力処理回路１の出力するｎビットのデータは、
図１０に示されるように、前半の（ｎ−ｍ）ビットが、
実際に入力されるデータＤ１〜Ｄ（ｎ−ｍ）で構成さ
れ、残りのｍビットが、誤り訂正ブロックごとに予め規
定したデータで構成される。訂正前データ入力処理回路
１は、データＤ（ｎ−ｍ）を各誤り訂正ブロックに出力
した直後に、誤り訂正範囲の残りの部分を構成するｍビ
ットのデータを各誤り訂正ブロックに出力する。

【００５９】当該ｍビットのデータは、誤り訂正ブロッ
ク１０♯１、１０♯２、…、１０♯２^mのそれぞれで互
いに異なっている。たとえば、誤り訂正ブロック１０♯
１には、ｍビットがすべて“１”のデータが、誤り訂正
ブロック１０♯２には、ｍビットのうち第１ビットが
“１”のデータが、誤り訂正ブロック１０♯２^mには、
ｍビットがすべて“０”のデータが入力される。

【００６０】誤り訂正ブロックのそれぞれは、ｎビット
のデータに対し誤り訂正処理を行なう。この場合、誤り
訂正回路２００に第（ｎ−ｍ）ビット目のデータＤ（ｎ
−ｍ）が入力された直後に、誤り訂正処理が開始される
ことになる。

【００６１】誤り訂正処理を終えた誤り訂正ブロックの
それぞれの出力は、出力データ選択回路６に入力され
る。出力データ選択回路６は、出力データ制御回路５の
制御により、誤り訂正の結果を選択する。

【００６２】出力データ制御回路５は、各誤り訂正ブロ
ックにおける訂正フラグＯＫ／ＮＧと、入力される訂正
前のデータとを受けて、出力データ選択回路６の選択動
作を制御する。

【００６３】一例としては、出力データ制御回路５は、
各誤り訂正ブロックから出力される誤り訂正フラグＯＫ
／ＮＧに応じて、いずれか１つの誤り訂正ブロックの出
力を選択するための選択信号を出力する。または、出力
データ制御回路５は、第（ｎ−ｍ＋１）ビット目〜第ｎ
ビット目までのデータＤ（ｎ−ｍ＋１）〜データＤｎに
応じて、いずれか１つの誤り訂正ブロックの出力を選択
するための選択信号を出力する。または、出力データ制
御回路５は、各誤り訂正ブロックから出力される誤り訂
正フラグＯＫ／ＮＧと第（ｎ−ｍ＋１）ビット目〜第ｎ
ビット目までのデータＤ（ｎ−ｍ＋１）〜データＤｎと
に応じて、いずれか１つの誤り訂正ブロックの出力を選
択するための選択信号を出力する 出力データ選択回路６は、出力データ制御回路５の出力
する選択信号に基づき、誤り訂正ブロック１０♯１〜誤
り訂正ブロック１０♯２^mのそれぞれが出力する訂正デ
ータのうちいずれか一つを選択的に出力する。

【００６４】この結果、ｎビットのデータが到達してか
ら誤り訂正を行う場合と比べて、高速に誤り訂正結果を
出力することが可能となる。

【００６５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６６】

【発明の効果】本発明に係る誤り訂正回路および誤り訂
正方法によれば、誤り訂正対象となるデータが不定期に
入力される場合において、すべてのデータが入力される
前に誤り訂正を開始することができる。

【００６７】このため、本発明に係る誤り訂正回路およ
び誤り訂正方法によれば、高速に誤り訂正結果を得るこ
とが可能となる。したがって、データが入力されてから
誤り訂正データを得るまでの時間を短縮化することが可
能となる。

【００６８】また、誤り訂正結果の出力においては、実
際に入力されたデータに基づき、同時に実行させる複数
の誤り訂正処理の結果のうちの一つを選択して出力す
る。したがって、誤訂正の少ないデータを選択すること
が可能である。

【００６９】特に、差集合巡回符号など誤り訂正回路の
規模が比較的小さい回路に適している。また、特に、地
上デジタル放送のＴＭＣＣの誤り訂正に対し、高速処理
が保証される。

【図面の簡単な説明】

【図１】 （ａ）、（ｂ）は、地上デジタル放送で受信
される信号について説明するための概念図である。

【図２】 ＴＭＭＣデータ列のデータ構造について説明
するための概念図である。

【図３】 本発明の実施の形態による誤り訂正回路１０
０の構成の概要を示すブロック図である。

【図４】 （ａ）、（ｂ）は、図３に示す各誤り訂正ブ
ロックへ入力されるデータの構造について説明するため
の概念図である。

【図５】 誤り訂正ブロックの構成を示すブロック図で
ある。

【図６】 出力データ制御回路１１における選択制御動
作について説明するためのフローチャートである。

【図７】 多数決判別により全てのデータが決定された
後に誤り訂正を行う誤り訂正回路９００の構成を示す図
である。

【図８】 誤り訂正回路１００と誤り訂正回路９００と
の動作タイミングの違いを説明するためのタイミングチ
ャートである。

【図９】 本発明の実施の形態による誤り訂正回路の他
の主要部の構成例を示すブロック図である。

【図１０】 図９に示す各誤り訂正ブロックへ入力され
るデータの構造について説明するための概念図である。

【符号の説明】

１，８ 訂正前データ処理回路、７，１７ 多数決判別
回路、１０，１０♯１〜１０♯２^m 誤り訂正ブロッ
ク、５，１１ 出力データ制御回路、６，１２出力デー
タ選択回路、１３ 誤り訂正制御回路、１４ シフトレ
ジスタ、１５シンドロームレジスタ、１６ しきい値設
定回路、１８ エラー訂正判別回路、１９，２０ 演算
回路、１００，２００ 誤り訂正回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 剛司 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B001 AA04 AA10 AA11 AB02 AC01 AC05 AD06 AE02 5J065 AA01 AB01 AC02 AD10 AE06 AF01 AG02 AG06 AH04 AH05 AH16

Claims (9)

【特許請求の範囲】
1. 【請求項１】 巡回符号を用いて１ビット単位で誤り訂
   正を行う誤り訂正回路であって、 各々が、符号長ｎ（ｎは、２より大きい自然数）のデー
   タに対して、前記１ビット単位で１回以上誤り訂正を行
   う２^m個（ｍは、１以上であって前記ｎより小さい自然
   数）の誤り訂正ブロックと、 入力されるｎビットのデータのうち、第１ビット目のデ
   ータから数えて第（ｎ−ｍ）ビット目のデータが入力さ
   れた時点で、前記２^m個の誤り訂正ブロックのそれぞれ
   に、誤り訂正処理を実行させる訂正処理回路とを備え
   る、誤り訂正回路。
2. 【請求項２】 前記訂正処理回路は、 前記第１ビット目から前記第（ｎ−ｍ）ビット目までの
   データを前記２^m個の誤り訂正ブロックのそれぞれに出
   力するとともに、互いに異なる２^m個のｍビットのデー
   タを前記２^m個の誤り訂正ブロックのそれぞれに出力
   し、 前記２^m個の誤り訂正ブロックのそれぞれは、 前記訂正処理回路から、対応するｎビットのデータを受
   けて前記誤り訂正処理を開始する、請求項１に記載の誤
   り訂正回路。
3. 【請求項３】 前記２^m個の誤り訂正ブロックのそれぞ
   れは、 前記誤り訂正処理が正常に終了したか否かを示す訂正フ
   ラグを出力し、 前記訂正フラグに応じて、前記２^m個の誤り訂正ブロッ
   クのうち前記誤り訂正処理が正常に終了した誤り訂正ブ
   ロックの出力を選択して出力するデータ選択回路をさら
   に備える、請求項２に記載の誤り訂正回路。
4. 【請求項４】 前記入力されるｎビットのデータのう
   ち、第（ｎ−ｍ＋１）ビット目から第ｎビット目までの
   データに応じて、前記２^m個の誤り訂正ブロックの出力
   のうちいずれか一つを選択して出力するデータ選択回路
   をさらに備える、請求項２に記載の誤り訂正回路。
5. 【請求項５】 前記２^m個の誤り訂正ブロックの出力の
   うちいずれか一つを選択的に出力するデータ選択回路を
   さらに備え、 前記２^m個の誤り訂正ブロックのそれぞれは、 前記誤り訂正処理が正常に終了したか否かを示す訂正フ
   ラグを出力し、 前記データ選択回路は、 前記訂正フラグに応じて、前記誤り訂正処理が正常に終
   了した誤り訂正ブロックの出力を選択して出力し、前記
   ２^m個の誤り訂正ブロックにおける誤り訂正処理がすべ
   て異常終了した場合には、前記入力されるｎビットのデ
   ータのうち、第（ｎ−ｍ＋１）ビット目から第ｎビット
   目までのデータに応じて、前記２^m個の誤り訂正ブロッ
   クの出力のうちいずれか一つを選択して出力する、請求
   項２に記載の誤り訂正回路。
6. 【請求項６】 巡回符号を用いて誤り訂正を行なう誤り
   訂正方法であって、 入力されるｎビット（ｎは、２より大きい自然数）のデ
   ータのうち、第１ビット目のデータから数えて第（ｎ−
   ｍ）ビット目（ｍは、１以上であって前記ｎより小さい
   自然数）のデータが入力された時点で、互いに異なる２
   ^m個のｍビットのデータを出力する処理ステップと、 前記第１ビット目から前記第（ｎ−ｍ）ビット目までの
   データと前記処理ステップの出力するｍビットのデータ
   とで構成される、前記２^m個のｎビットのデータのそれ
   ぞれに対して、１ビット単位で１回以上誤り訂正処理を
   同時に行う誤り訂正ステップと、 前記誤り訂正ステップで得られる前記２^m個の誤り訂正
   処理の結果のうちいずれか一つを選択する選択ステップ
   とを備える、誤り訂正方法。
7. 【請求項７】 前記誤り訂正ステップは、 各前記誤り訂正処理が正常に終了したか否かを示す訂正
   フラグを出力し、 前記選択ステップは、 前記訂正フラグに基づき、前記正常に終了した誤り訂正
   処理の結果を選択して出力する、請求項６に記載の誤り
   訂正方法。
8. 【請求項８】 前記選択ステップは、 前記入力されるｎビットのデータのうち、第（ｎ−ｍ＋
   １）ビット目から第ｎビット目までのデータに応じて、
   前記２^m個の誤り訂正処理の結果のうちいずれか一つを
   選択する、請求項６に記載の誤り訂正方法。
9. 【請求項９】 前記誤り訂正ステップは、 各前記誤り訂正処理が正常に終了したか否かを示す訂正
   フラグを出力し、 前記選択ステップは、 前記訂正フラグに基づき、前記正常に終了した誤り訂正
   処理の結果を選択し、前記２^m個の誤り訂正処理のすべ
   てが異常終了した場合には、前記入力されるｎビットの
   データのうち、第（ｎ−ｍ＋１）ビット目から第ｎビッ
   ト目までのデータに応じて、前記２^m個の誤り訂正処理
   の結果のうちいずれか一つを選択する、請求項６に記載
   の誤り訂正方法。