JP2003264531A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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Abstract
訂正回路を提供することを目的とする。 【解決手段】 巡回符号を復号する誤り訂正回路であっ
て、誤り訂正処理を、予め定められたn回分(nは2以
上の自然数)、繰り返し行う誤り訂正回路において、n
回より少ないm回目(mは自然数)の誤り訂正処理によ
って全ての誤りが訂正された場合には、m+1回目〜n
回目の誤り訂正処理動作を停止させる動作停止手段を備
えている。動作停止手段としては、たとえば、誤り訂正
処理を行うための各回路へのクロックの供給を停止する
ことにより、m+1回目〜n回目の誤り訂正処理動作を
停止させるものが用いられる。
Description
で用いられている巡回符号を用いた1ビット単位で誤り
訂正を行う誤り訂正回路に関し、特に携帯型受信機の省
電力化に適した誤り訂正回路に関する。
制御信号(TMCC)の誤り訂正符号として差集合巡回
符号(SDSC)が用いられている。差集合巡回符号
は、多数決論理によって復号可能な誤り訂正符号であ
り、次のような特徴を持っている。
が可能(回路規模が小さい)である。 ランダム誤り訂正符号である。 回路の工夫により、誤り訂正能力を増大できる。 軟判定復号が比較的簡単に実現できる。
は、通常、誤り訂正能力を増大させるため、閾値を順次
変化させて誤り訂正を複数回行うことにより、誤り訂正
能力の向上を行っている。このように、誤り訂正処理を
複数回行うためには、相応の処理時間が必要となる。
ル選択や電源投入時に素早い動作が求められる。TMC
Cには変調方式など伝送信号を復調するのに必要な情報
が含まれているため、TMCCデータを迅速に取得する
必要がある。TMCCデータは1フレーム単位で送信さ
れるが、1フレームは地上デジタル放送伝送方式の伝送
モードによっては250msec以上の期間が必要にな
るため、あるフレームにおいてTMCCを取得すること
ができなかった場合には、次のTMCCを得るまで時間
がかかることなる。しかしながら、あるフレーム内の全
てのTMCCデータが誤り訂正回路に入力されてから、
次のフレームの先頭が到来するまでの時間間隔は非常に
短いため、TMCCの誤り訂正を迅速に行う必要があ
る。
訂正回路では、2つの誤り訂正ブロックを並列に動作さ
せることにより、TMCCの誤り訂正を迅速に行うよう
にしている。
は、携帯型受信機での受信を考慮した部分受信が伝送規
格として制定されている。部分受信では、地上デシタル
放送の1シンボル中に含まれる13セグメントのうちの
1セグメントのみを受信する。部分受信を行う携帯型受
信機では通常電源は電池であるため、省電力化が望まれ
る。しかし、一方で、チャンネル選択や電源投入時に
は、一般の地上デジタル放送用受信機と同等の素早い動
作も求められる。上記特開 2001-94439 に開示された誤
り訂正回路は、誤り訂正を迅速に行う機能を備えている
が、2つの誤り訂正ブロックを同時に動作させるため、
消費電力が問題になる。
り訂正回路を提供することを目的とする。
は、巡回符号を復号する誤り訂正回路であって、誤り訂
正処理を、予め定められたn回分(nは2以上の自然
数)、繰り返し行う誤り訂正回路において、n回より少
ないm回目(mは自然数)の誤り訂正処理によって全て
の誤りが訂正された場合には、m+1回目〜n回目の誤
り訂正処理動作を停止させる動作停止手段を備えている
ことを特徴とする。
の誤り訂正回路において、動作停止手段は、誤り訂正処
理を行うための各回路へのクロックの供給を停止するこ
とにより、m+1回目〜n回目の誤り訂正処理動作を停
止させることを特徴とする。
2に記載の誤り訂正回路において、巡回符号が、地上デ
ジタルテレビジョン放送の伝送方式ARIBSTD−B
31または地上デジタル音声放送の伝送方式ARIBS
TD−B29で規程される差集合巡回符号であることを
特徴とする。
てより具体的に説明した後、本発明の実施の形態につい
て説明する。
ン放送の伝送方式ARIBSTD−B31では、変調方
式として直交周波数分割多重(OFDM)方式を、情報
源符号化方式及び多重化方式としてMPEG2を採用し
ている。また、現在伝送されているキャリア変調方式、
畳込み符号化率、時間インターリーブ長等のパラメータ
を指定するための信号として、伝送多重制御信号(TM
CC)を用いている。誤り訂正方式としては、TMCC
以外の信号(以下、情報信号という)に対しては畳込み
符号とリードソロモン(RS)符号が用いられ、TMC
Cに対しては比較的回路規模が小さい差集合巡回符号が
用いられている。
キャリア変調方式、畳込み符号化率、時間インターリー
ブ長等が含まれているため、あるフレーム内に含まれて
いるTMCCの復号は、次のフレームの開始前に完了し
ておく必要がある。地上デジタルテレビジョン放送の伝
送方式では、204シンボルが1フレームとして伝送さ
れ、1シンボル毎に1ビットのTMCCデータが複数個
挿入されている。1シンボル中に含まれている複数個の
TMCCデータは、全て同じ値である。1シンボル内に
同じ値のTMCCデータが複数個挿入されている理由
は、多数決判別して誤り訂正能力を高めるためである。
トのデータで構成されているが、先頭から40ビットは
同期信号などであり、誤り訂正範囲に含まれていない。
残り184ビットが冗長部分を含んだ制御信号の部分で
ある。
受信された信号に対するFFT(高速フーリエ変換)後
のデータを示している。
タは、1シンボル単位で出力され、204シンボルで1
フレームが構成されている。隣接するシンボル間には、
ガードインターバルが存在している。ガードインターバ
ルはマルチパスなど電波の反射等の影響を回避するため
に設けられた部分であり、FFT後のデータとしては無
効データとなっている。
映像音声などの情報信号と、複数個のTMCC信号とか
ら構成されている。1シンボル内の複数のTMCCデー
タは全て同じ値(0または1)であり、規格で定められ
た位置に配置されている。図1(b)からわかるよう
に、1フレーム内の全てのTMCCデータが誤り訂正回
路に入力されてから、次のフレームの先頭までの期間は
短い。なお、1シンボル内には13セグメントが含まれ
ており、部分受信において13セグメントのうちの特定
の1セグメントのみを受信する。
合巡回符号の復号方式として、誤り訂正能力を向上させ
るため、誤りを判別する閾値を変化させて複数回誤り訂
正を行う方法が通常用いられている。しかしながら、こ
の方式を用いた場合、1回の誤り訂正を行う場合に比べ
て、より多くの処理時間がかかってしまう。このため、
通常のFFTサンプルクロックを用いて誤り訂正処理を
行った場合には、次のフレームまでに処理を行うことは
不可能である。そこで、FFTサンプルクロックより周
波数の高いクロックを用いて誤り訂正を行うなどの方法
が用いられている。
に対する従来の誤り訂正回路の構成を示している(特開
20001−94439号公報参照)。この誤り訂正回
路は、誤り訂正処理の完了時点を早めるために、冗長部
分を含んだ制御信号(誤り訂正に関係のある制御信号)
184ビットのうち、最終ビットのデータが決定された
時点直後ではなく、最終ビットの1ビット前のデータが
決定された時点直後から、誤り訂正処理を行えるように
したことを特徴としている。
多数決判別回路7に入力される。多数決判別回路7で
は、1シンボル中のTMCCデータの多数決判別を行
い、”1”の数が多ければ”1”を、”0”の数が多け
れば”0”を出力する。この多数決判別により、1シン
ボル中に1つのみのデータを挿入する場合に比べてデー
タの精度が向上する。
入力処理回路8に入力される。訂正前データ入力処理回
路8では、TMCCデータ204ビットのうちの誤り訂
正に関係する184ビットのTMCCデータを、第1お
よび第2の誤り訂正ブロック9、10に入力する。この
際、訂正前データ入力処理回路8では、誤り訂正に関係
するデータ184ビットのうちの183ビット目を出力
した直後に、184ビット目のデータとして第1の誤り
訂正ブロック9には”1”を、第2の誤り訂正ブロック
10には”0”を出力する。
ータ入力処理回路8から誤り訂正に関係する184ビッ
トのデータが入力されると、それぞれ誤り訂正処理を開
始する。つまり、各誤り訂正ブロック9、10は、誤り
訂正に関係する184ビットのデータのうち、最終ビッ
トの1ビット前のデータが多数決判別回路7によって決
定された時点直後から、誤り訂正処理を開始する。
0)の構成を示している。
14、シンドロームレジスタ15、閾値設定回路16、
多数決判別回路17、エラー訂正OK判別回路18およ
び排他的論理和回路(EXOR回路)19、20を備え
ている。
Cデータは、シフトレジスタ14およびシンドロームレ
ジスタ15に入力される。これらのTMCCデータの入
力が終了すると、シフトレジスタ14およびシンドロー
ムレジスタ15の内容を1ビットづつシフトする。そし
て、多数決判別回路17は、閾値設定回路16によって
設定された閾値に対して、シンドロームレジスタ15の
データから得られるシンドローム情報を基に、エラーの
有無を判別する。多数決判別回路17は、エラーが検出
された場合は”1”を、エラーが検出されない場合は”
0”を出力する。
るため、多数決判別回路17から排他的論理和回路19
に与えられるデータが”1”の場合には、シフトレジス
タ14の出力が反転され、データが訂正される。これを
184ビット繰り返し、全てのTMCCデータに対する
誤り訂正を行う。
回路16の設定値を変化させ、再び同様な誤り訂正処理
を行う。このように閾値を変更して複数回誤り訂正処理
を行うことにより訂正能力を向上させている。一般的に
は、6回程度、閾値を変化させて訂正を行う。このよう
にして誤り訂正が終了すると、各誤り訂正ブロック9、
10から誤り訂正後のデータが出力される。この誤り訂
正ブロック9、10では、誤り訂正後のデータとともに
シンドロームレジスタ15の結果に基づいて得られる、
誤り訂正が正常に終了したか否かを示す誤り訂正フラグ
OK/NGがエラー訂正OK判別回路18から出力され
る。
回路の各部の制御を行う。一例として、閾値設定回路1
6の閾値の設定を制御する。
り訂正ブロック9、10から出力される誤り訂正後のデ
ータは、出力データ選択回路12に入力される。出力デ
ータ選択回路12は、出力データ制御回路11からの制
御信号に基づいて、両誤り訂正ブロック9、10から出
力される誤り訂正後のデータのうちの一方を選択して出
力する。
ロック9、10からの誤り訂正フラグOK/NGと、多
数決判別回路7からのTMCCデータとに基づいて、出
力データ選択回路12に対する選択制御を行う。
訂正に関係するTMCCデータのうちの最終ビット(1
84ビット目)のTMCCデータが入力されるまで停止
状態となっている。そして、出力データ制御回路11に
誤り訂正に関係するデータの184ビット目のTMCC
データが入力されると、出力データ選択回路12を制御
するための選択制御動作を実行する。
内容は、次の通りである。
ット目のデータが”1”であり、かつ第1の誤り訂正ブ
ロック9による誤り訂正が正常に行われている場合(誤
り訂正ブロック9から出力される誤り訂正フラグがOK
である場合)には、第1の誤り訂正ブロック9の出力を
選択するように、出力データ選択回路12を制御する。
ット目のデータが”0”であり、かつ第2の誤り訂正ブ
ロック10による誤り訂正が正常に行われている場合
(誤り訂正ブロック10から出力される誤り訂正フラグ
がOKである場合)には、第2の誤り訂正ブロック10
の出力を選択するように、出力データ選択回路12を制
御する。
ット目のデータが”1”であり、かつ第1の誤り訂正ブ
ロック9による誤り訂正が正常に行われておらず、第2
の誤り訂正ブロック10による誤り訂正が正常に行われ
ている場合には、第2の誤り訂正ブロック10の出力を
選択するように、出力データ選択回路12を制御する。
ット目のデータが”0”であり、かつ第2の誤り訂正ブ
ロック10による誤り訂正が正常に行われておらず、第
1の誤り訂正ブロック9による誤り訂正が正常に行われ
ている場合には、第1の誤り訂正ブロック9の出力を選
択するように、出力データ選択回路12を制御する。
ット目のデータが”1”であり、かつ両方の誤り訂正ブ
ロック9、10による誤り訂正が正常に行われていない
場合には、第1の誤り訂正ブロック9の出力を選択する
ように、出力データ選択回路12を制御する。
ット目のデータが”0”であり、かつ両方の誤り訂正ブ
ロック9、10による誤り訂正が正常に行われていない
場合には、第2の誤り訂正ブロック10の出力を選択す
るように、出力データ選択回路12を制御する。
少しでも誤りの少ないデータを、出力データ選択回路1
2から出力することが可能になる。
ように、誤り訂正に関係するデータの183ビット目
(203シンボル目)のTMCCデータが決定された時
点の直後に、誤り訂正ブロック9、10による誤り訂正
処理が開始される。訂正回数は6回である。そして、誤
り訂正に関係するデータの最終ビットである184ビッ
ト目(204シンボル目)のTMCCデータが決定され
る時点の前に、誤り訂正ブロック9、10による誤り訂
正処理が終了している。
は、高速にTMCCの誤り訂正が可能である。しかし、
携帯型受信機では通常、電源が電池であるため、省電力
化が望まれる。
正処理が複数回行われていることに着目し、誤り訂正の
後、全ての誤りが訂正された後は以後の誤り訂正を停止
することにより、省電力化を図るようにしている。
正回路の構成を示している。図5において、図2と同じ
ものには同じ符号を付してある。
訂正回路に、各誤り訂正ブロック9、10に用いられる
クロックを制御するためのクロック制御回路100を付
加したものである。
御回路100の詳細な構成を示している。図6におい
て、図3と同じものには同じ符号を付してその説明を省
略する。
正ブロック9に供給するクロックと、第2の誤り訂正ブ
ロック10に供給するクロックとを制御するが、その制
御方法は両誤り訂正ブロック9、10とも同様であるの
で、ここでは誤り訂正ブロック9に供給するクロックの
制御についてのみ説明する。
る各部の信号と、図5の誤り訂正回路における各部の信
号を示している。
御回路101と、シフトレジスタ用クロック制御回路1
02と、訂正用クロック制御回路103とを備えてい
る。
回路7(図5参照)からのエラー訂正開始信号と誤り訂
正ブロック9内のエラー訂正OK判別回路18からのエ
ラー訂正フラグOK/NGとに基づいて、クロックイネ
ーブル信号を出力する。イネーブル制御回路101の出
力(イネーブル信号)は、図7(d)の本発明方式タイ
ミングに示すようにエラー訂正開始信号によって "Hig
h" になり、誤り訂正ブロック9内のエラー訂正OK判
別回路18からのエラー訂正フラグOK/NGが"Low"
すなわちエラーが完全に訂正された状態になると、 "Lo
w"になる。ここでは、2回訂正が行われた時点で、誤り
が全て訂正できたものと仮定しているので、2回訂正が
行われた時点で、エラー訂正フラグOK/NGが "Low"
となっている。
には、イネーブル制御回路101からのイネーブル信号
と、多数決判別回路7(図5参照)からのデータ出力開
始信号と、クロックとが入力している。シフトレジスタ
用クロック制御回路102は、イネーブル信号とデータ
出力開始信号とに基づいて、誤り訂正ブロック9内のシ
フトレジスタ14に供給するクロック(シフトレジスタ
用クロック)を制御する。つまり、シフトレジスタ用ク
ロック制御回路102は、図7(d)に示すように、誤
り訂正期間(イネーブル信号が "High" の期間)と誤り
訂正後のデータを出力する期間とにおいてのみ、シフト
レジスタ用クロックを出力する。
ーブル制御回路101からのイネーブル信号と、クロッ
クとが入力している。訂正用クロック制御回路103
は、イネーブル信号に基づいて、誤り訂正ブロック9内
のシンドロームレジスタ15、閾値設定回路16、多数
決判別回路17およびエラー訂正OK判別回路18に供
給されるクロック(訂正用クロック)を制御する。つま
り、訂正用クロック制御回路103は、図7(d)に示
すように、訂正用クロックを、誤り訂正期間(イネーブ
ル信号が "High" の期間)のみ出力する。
誤り訂正回数である6回よりも少ない回数による誤り訂
正処理によって誤りが全て訂正されたとしても、予め定
められた誤り訂正回数分の誤り訂正処理が行われるた
め、図7(c)の従来方式タイミングに示すように、シ
フトレジスタ用クロックおよび訂正クロックは6回分の
誤り訂正期間の間必ず出力されている。
訂正回路では、2回目の誤り訂正処理によって誤りが全
て訂正された場合には、シフトレジスタ用クロックおよ
び訂正クロックの供給が停止され、誤り訂正処理動作が
停止されるため、回路の省電力化が可能になる。
させるために、各誤り訂正ブロック9、10に用いられ
るクロックを制御しているが、誤り訂正動作を停止させ
るために、誤り訂正ブロック9、10内のシフトレジス
タをクロックイネーブル付きシフトレジスタで構成し、
シフトレジスタをイネーブル制御するようにしてもよ
い。
図れる誤り訂正回路が得られる。
号に対するFFT後のデータを示す模式図である。
の誤り訂正回路の構成を示すブロック図である。
成を示すブロック図である。
ミングチャートである。
を示すブロック図である。
100の構成を示すブロック図である。
すタイミングチャートである。
Claims (3)
- 【請求項1】 巡回符号を復号する誤り訂正回路であっ
て、誤り訂正処理を、予め定められたn回分(nは2以
上の自然数)、繰り返し行う誤り訂正回路において、 n回より少ないm回目(mは自然数)の誤り訂正処理に
よって全ての誤りが訂正された場合には、m+1回目〜
n回目の誤り訂正処理動作を停止させる動作停止手段を
備えていることを特徴とする誤り訂正回路。 - 【請求項2】 動作停止手段は、誤り訂正処理を行うた
めの各回路へのクロックの供給を停止することにより、
m+1回目〜n回目の誤り訂正処理動作を停止させるこ
とを特徴とする請求項1に記載の誤り訂正回路。 - 【請求項3】 巡回符号が、地上デジタルテレビジョン
放送の伝送方式ARIBSTD−B31または地上デジ
タル音声放送の伝送方式ARIBSTD−B29で規程
される差集合巡回符号であることを特徴とする請求項1
および2のいずれかに記載の誤り訂正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002062442A JP2003264531A (ja) | 2002-03-07 | 2002-03-07 | 誤り訂正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002062442A JP2003264531A (ja) | 2002-03-07 | 2002-03-07 | 誤り訂正回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003264531A true JP2003264531A (ja) | 2003-09-19 |
Family
ID=29196211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002062442A Pending JP2003264531A (ja) | 2002-03-07 | 2002-03-07 | 誤り訂正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003264531A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006062040A1 (ja) * | 2004-12-08 | 2006-06-15 | Matsushita Electric Industrial Co., Ltd. | 受信装置、集積回路、プログラムおよび受信方法 |
JP2009201150A (ja) * | 2003-07-30 | 2009-09-03 | Panasonic Corp | 制御情報検出回路、制御情報復号方法、受信装置 |
CN1989720B (zh) * | 2004-06-02 | 2010-06-09 | 飞思卡尔半导体公司 | 无线移动设备和纠错方法 |
CN101027897B (zh) * | 2004-06-02 | 2011-10-26 | 飞思卡尔半导体公司 | 无线移动设备以及对其接收数据的纠错方法、集成电路 |
-
2002
- 2002-03-07 JP JP2002062442A patent/JP2003264531A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2006062040A1 (ja) * | 2004-12-08 | 2006-06-15 | Matsushita Electric Industrial Co., Ltd. | 受信装置、集積回路、プログラムおよび受信方法 |
US7865218B2 (en) | 2004-12-08 | 2011-01-04 | Panasonic Corporation | Receiving device, integrated circuit, program, and receiving method |
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