JP4248432B2 - 誤り訂正回路 - Google Patents
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- 巡回符号を用いてビット単位で複合するための誤り訂正回路であって、
符号長n(nは、2以上の自然数)のデータに対して、前記ビット単位で1回以上誤り訂正を実行する誤り訂正ブロックと、
入力されるnビットのデータのうち、第1ビット目のデータから数えて第mビット目のデータが入力された時点で、前記誤り訂正ブロックに対して前記誤り訂正を実行させる訂正処理回路とを備え、
前記訂正処理回路は、前回に入力されたnビットのデータのうちの第(m+1)ビット目のデータから第nビット目のデータを保持し、出力する保持回路を含み、入力されたnビットデータのうちの第1ビット目から第mビット目のデータと保持回路に入力された前回のデータのうちの第(m+1)ビット目から第nビット目の符号長nのデータとして前記誤り符号を実行する誤り訂正回路。 - 前記nビットのデータは、地上デジタル放送および音声放送に用いられる伝送多重制御信号(TMCC)に相当する、請求項1記載の誤り訂正回路。
- 前記誤り訂正は、複数のシンボルを有する1フレーム毎に実行され、
各前記シンボルは、前記nビットのデータのうちの1ビットのデータを有し、
前記保持回路は、シンボル同期の検知により入力されるデータを1ビットずつ保持し、
フレーム同期の検知に基づいて保持したデータを前記誤り訂正ブロックに出力する、請求項1記載の誤り訂正回路。 - 前記保持回路は、kビット(k≧n−m)を保持可能なレジスタを有す、請求項3記載の誤り訂正回路。
- 各前記シンボルは、前記nビットのデータのうちの同値の1ビットのデータを複数有し、
前記誤り訂正回路は、入力される各前記シンボル中に含まれる同値の1ビットの2値データのうちの多い方を前記n ビットのデータのうちの1ビットのデータとして設定し、前記訂正処理回路に出力する、多数決判別回路をさらに備える、請求項3記載の誤り訂正回路。
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