JP2003091337A - データ処理用半導体集積回路 - Google Patents
データ処理用半導体集積回路Info
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- JP2003091337A JP2003091337A JP2001283873A JP2001283873A JP2003091337A JP 2003091337 A JP2003091337 A JP 2003091337A JP 2001283873 A JP2001283873 A JP 2001283873A JP 2001283873 A JP2001283873 A JP 2001283873A JP 2003091337 A JP2003091337 A JP 2003091337A
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- JP
- Japan
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- reset
- integrated circuit
- semiconductor integrated
- circuit
- data processing
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Abstract
(57)【要約】 （修正有）
【課題】ロジック部とレジスタ部を備えるデータ処理用
半導体装置の改良に関し、省電力モードにしたときに、
レジスタ内部をリセット状態にすることを必要としない
データ処理用半導体集積回路の提供する。 【解決手段】ロジック部２０をリセットする第１のリセ
ット１２と、ロジック部２０とレジスタ部１０とをリセ
ットする第２のリセット１１とを備え、省電力モードに
するときに、上記第１のリセットを行い、これにより上
記ロジック部のみをリセットすることにより省電力化を
はかる。
半導体装置の改良に関し、省電力モードにしたときに、
レジスタ内部をリセット状態にすることを必要としない
データ処理用半導体集積回路の提供する。 【解決手段】ロジック部２０をリセットする第１のリセ
ット１２と、ロジック部２０とレジスタ部１０とをリセ
ットする第２のリセット１１とを備え、省電力モードに
するときに、上記第１のリセットを行い、これにより上
記ロジック部のみをリセットすることにより省電力化を
はかる。
Description
【０００１】
【発明の属する技術分野】本発明は、ロジック部とレジ
スタ部とを備えるデータ処理用半導体集積回路の改良に
関する。
スタ部とを備えるデータ処理用半導体集積回路の改良に
関する。
【０００２】
【従来の技術】近時、電子機器では、画像処理や、その
他のデジタル処理をするデータ処理用半導体集積回路が
使用されており、このものでは、リセット入力端子を備
えているが、このリセット入力端子にリセット信号を入
力すれば、レジスタ部、ロジック部双方がリセット状態
となることによって、省電力モードとなり、半導体集積
回路の消費電力が抑制される。
他のデジタル処理をするデータ処理用半導体集積回路が
使用されており、このものでは、リセット入力端子を備
えているが、このリセット入力端子にリセット信号を入
力すれば、レジスタ部、ロジック部双方がリセット状態
となることによって、省電力モードとなり、半導体集積
回路の消費電力が抑制される。
【０００３】
【発明が解決しようとする課題】ところが、上記したデ
ータ処理用半導体集積回路では、省電力モードにする
と、レジスタ部、ロジック部双方がリセット状態となる
ため、通常モードに復帰したときには、レジスタ部の記
憶内容がリセットされているため、再度、レジスタ部に
内部設定情報を記憶させる必要があり、そのため、電子
機器全体の動作が開始されるまでの時間が長くなってい
た。
ータ処理用半導体集積回路では、省電力モードにする
と、レジスタ部、ロジック部双方がリセット状態となる
ため、通常モードに復帰したときには、レジスタ部の記
憶内容がリセットされているため、再度、レジスタ部に
内部設定情報を記憶させる必要があり、そのため、電子
機器全体の動作が開始されるまでの時間が長くなってい
た。
【０００４】本発明は、上記事情を考慮してなされたも
のであり、省電力モードにしたときに、レジスタ部の内
部設定情報をリセット状態とすることのないデータ処理
用半導体集積回路を提供することを目的としている。
のであり、省電力モードにしたときに、レジスタ部の内
部設定情報をリセット状態とすることのないデータ処理
用半導体集積回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載のデータ処理用半導体集積
回路では、ロジック部をリセットする第１のリセット
と、ロジック部とレジスタ部とをリセットする第２のリ
セットとを備えることを特徴とする。
に、本発明の請求項１に記載のデータ処理用半導体集積
回路では、ロジック部をリセットする第１のリセット
と、ロジック部とレジスタ部とをリセットする第２のリ
セットとを備えることを特徴とする。
【０００６】請求項２に記載のデータ処理用半導体集積
回路では、省電力モードにするときには、第１のリセッ
トを行うことによって、ロジック部のみをリセットする
ことを特徴とする。
回路では、省電力モードにするときには、第１のリセッ
トを行うことによって、ロジック部のみをリセットする
ことを特徴とする。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面とともに説明する。図１は、本発明のデータ
処理用半導体集積回路の要部構成の一例を示す図であ
る。
いて、図面とともに説明する。図１は、本発明のデータ
処理用半導体集積回路の要部構成の一例を示す図であ
る。
【０００８】この集積回路１では、動作情報などの内部
設定情報を記憶するレジスタ部１０（＃１〜＃４）と、
レジスタ部１０（＃１，＃２）の内部設定情報に基づい
て所定の処理をするロジック部２０とを備えており、各
々のレジスタ部１０（＃１〜＃４）には、データバスを
通じて各種データが入力され、アドレスデコーダ１３を
通じて、各レジスタ部１０のアドレスが割り付けられて
いる。
設定情報を記憶するレジスタ部１０（＃１〜＃４）と、
レジスタ部１０（＃１，＃２）の内部設定情報に基づい
て所定の処理をするロジック部２０とを備えており、各
々のレジスタ部１０（＃１〜＃４）には、データバスを
通じて各種データが入力され、アドレスデコーダ１３を
通じて、各レジスタ部１０のアドレスが割り付けられて
いる。
【０００９】なお、レジスタ部１０（＃４）は、システ
ム側から、後述するエナジーリセットまたはオールリセ
ットを指令するために設けられたものであり、エナジー
セーブリセットをするときには、レジスタ部１０（＃
４）のあるビットに「０」を書き込む一方、オールリセ
ットをするときには、別のビットに「０」を書き込む。
ム側から、後述するエナジーリセットまたはオールリセ
ットを指令するために設けられたものであり、エナジー
セーブリセットをするときには、レジスタ部１０（＃
４）のあるビットに「０」を書き込む一方、オールリセ
ットをするときには、別のビットに「０」を書き込む。
【００１０】レジスタ部１０（＃４）からは、ＡＮＤ回
路１４，１５に対してＨ信号が常時出力されており、Ａ
ＮＤ回路１４には、レジスタ部１０（＃４）からのＨ信
号の他、図示しない電源監視回路からのＨ信号、ＡＮＤ
回路１５からのＨ信号が入力される。また、ＡＮＤ回路
１５には、レジスタ部１０（＃４）からのＨ信号の他、
電源監視回路からのＨ信号が入力される。
路１４，１５に対してＨ信号が常時出力されており、Ａ
ＮＤ回路１４には、レジスタ部１０（＃４）からのＨ信
号の他、図示しない電源監視回路からのＨ信号、ＡＮＤ
回路１５からのＨ信号が入力される。また、ＡＮＤ回路
１５には、レジスタ部１０（＃４）からのＨ信号の他、
電源監視回路からのＨ信号が入力される。
【００１１】ロジック部２０は、ここでは、カウンタを
構成しており、カウンタ回路２１、比較回路２２、信号
出力回路２３、ＮＡＮＤ回路２４を備えている。カウン
タ回路２１は、基本クロックと、レジスタ部（＃１）の
内部設定情報Ａ１とに基づいて所定のカウント処理をす
る。
構成しており、カウンタ回路２１、比較回路２２、信号
出力回路２３、ＮＡＮＤ回路２４を備えている。カウン
タ回路２１は、基本クロックと、レジスタ部（＃１）の
内部設定情報Ａ１とに基づいて所定のカウント処理をす
る。
【００１２】比較回路２２は、カウンタ回路２１からの
カウント出力と、レジスタ部（＃２）の内部設定情報Ｂ
０〜Ｂ７とに基づいて比較処理をし、その比較結果に基
づいて信号出力回路２３に信号出力する。
カウント出力と、レジスタ部（＃２）の内部設定情報Ｂ
０〜Ｂ７とに基づいて比較処理をし、その比較結果に基
づいて信号出力回路２３に信号出力する。
【００１３】信号出力回路２３は、比較回路２２からの
信号出力と、基本クロックとに基づいてトリガ信号を出
力する。
信号出力と、基本クロックとに基づいてトリガ信号を出
力する。
【００１４】このような構成の集積回路１によれば、ロ
ジック部２０をリセットする第１のリセットとして、エ
ナジーセーブリセット１２を備え、更に、ロジック部２
０とレジスタ部１０との双方をリセットする第２のリセ
ットとして、オールリセット１１を備える。
ジック部２０をリセットする第１のリセットとして、エ
ナジーセーブリセット１２を備え、更に、ロジック部２
０とレジスタ部１０との双方をリセットする第２のリセ
ットとして、オールリセット１１を備える。
【００１５】すなわち、図示しないＣＰＵより、レジス
タ部１０（＃４）を指定して、あるビットに「０」を書
き込むと、レジスタ部１０（＃４）からは［／ＲＥＳＥ
Ｔ＿１」としてＬ信号が出力される。このとき、ＡＮＤ
回路１４では、レジスタ部１０（＃４）からのＬ信号が
入力されるため、ＡＮＤ回路１４からＬ信号が出力さ
れ、これがエナジーセーブリセット１２としてロジック
部２０に入力される。
タ部１０（＃４）を指定して、あるビットに「０」を書
き込むと、レジスタ部１０（＃４）からは［／ＲＥＳＥ
Ｔ＿１」としてＬ信号が出力される。このとき、ＡＮＤ
回路１４では、レジスタ部１０（＃４）からのＬ信号が
入力されるため、ＡＮＤ回路１４からＬ信号が出力さ
れ、これがエナジーセーブリセット１２としてロジック
部２０に入力される。
【００１６】このとき、ロジック部２０では、入力され
たＬ信号が信号出力回路２３に入力されてリセット状態
となり、トリガ信号が出力されない状態となる。これと
ともに、ＮＡＮＤ回路２４からは、カウンタ２１に対し
てＬ信号が出力され、カウンタ２１がリセット状態とな
り、信号出力回路２３，カウンタ２１双方がリセット状
態となり、ロジック部２０が省電力モードとなる。
たＬ信号が信号出力回路２３に入力されてリセット状態
となり、トリガ信号が出力されない状態となる。これと
ともに、ＮＡＮＤ回路２４からは、カウンタ２１に対し
てＬ信号が出力され、カウンタ２１がリセット状態とな
り、信号出力回路２３，カウンタ２１双方がリセット状
態となり、ロジック部２０が省電力モードとなる。
【００１７】一方、ＣＰＵより、他のビットに「０」を
書き込むと、レジスタ部１０（＃４）からは「／ＲＥＳ
ＥＴ＿２」としてＬ信号が出力される。このとき、ＡＮ
Ｄ回路１５では、レジスタ部１０（＃４）からのＬ信号
が入力されるため、ＡＮＤ回路１５からＬ信号が出力さ
れ、これがオールリセット１１としてレジスタ部１０
（＃１〜＃３）に入力されてリセット状態となる。
書き込むと、レジスタ部１０（＃４）からは「／ＲＥＳ
ＥＴ＿２」としてＬ信号が出力される。このとき、ＡＮ
Ｄ回路１５では、レジスタ部１０（＃４）からのＬ信号
が入力されるため、ＡＮＤ回路１５からＬ信号が出力さ
れ、これがオールリセット１１としてレジスタ部１０
（＃１〜＃３）に入力されてリセット状態となる。
【００１８】これとともに、ＡＮＤ回路１５から出力さ
れたＬ信号はＡＮＤ回路１４にも入力されるので、ＡＮ
Ｄ回路１４からはＬ信号が出力され、これがエナジーセ
ーブリセット１２としてロジック部２０に入力されて、
リセット状態となる。
れたＬ信号はＡＮＤ回路１４にも入力されるので、ＡＮ
Ｄ回路１４からはＬ信号が出力され、これがエナジーセ
ーブリセット１２としてロジック部２０に入力されて、
リセット状態となる。
【００１９】また、電源監視回路では、電源スイッチを
操作して電源を入れると、電源ＯＮ時に電源が立ち上が
り安定するまでＬ信号を、パワーオンリセット信号とし
て出力する。
操作して電源を入れると、電源ＯＮ時に電源が立ち上が
り安定するまでＬ信号を、パワーオンリセット信号とし
て出力する。
【００２０】これがレジスタ部１０（＃４）とＡＮＤ回
路１４，１５とに入力される。このとき、レジスタ部１
０（＃４）は当然にリセット状態となり、ＡＮＤ回路１
４，１５からＬ信号が出力されるため、レジスタ部１０
（＃１〜＃３）、ロジック部２０双方ともにリセット状
態となる。（パワーオンリセット）
路１４，１５とに入力される。このとき、レジスタ部１
０（＃４）は当然にリセット状態となり、ＡＮＤ回路１
４，１５からＬ信号が出力されるため、レジスタ部１０
（＃１〜＃３）、ロジック部２０双方ともにリセット状
態となる。（パワーオンリセット）
【発明の効果】以上の説明からも理解できるように、本
発明の請求項１に記載のデータ処理用半導体集積回路で
は、ロジック部をリセットする第１のリセットと、ロジ
ック部とレジスタ部とをリセットする第２のリセットと
を備えるので、省電力モードにするときには、第１のリ
セットを用いればよく、そのとき、レジスタ部の内部設
定情報は保持されているので、通常モードに復帰したあ
とに、再度データを書き込む必要がなく、利便である。
発明の請求項１に記載のデータ処理用半導体集積回路で
は、ロジック部をリセットする第１のリセットと、ロジ
ック部とレジスタ部とをリセットする第２のリセットと
を備えるので、省電力モードにするときには、第１のリ
セットを用いればよく、そのとき、レジスタ部の内部設
定情報は保持されているので、通常モードに復帰したあ
とに、再度データを書き込む必要がなく、利便である。
【００２１】請求項２に記載のデータ処理用半導体集積
回路では、省電力モードにするときには、第１のリセッ
トを行うことによって、ロジック部のみをリセットする
ので、省電力モードにしたときに、レジスタ部の内部設
定情報をリセット状態とすることがなく、装置の再立ち
上がりに時間がかかることがない。
回路では、省電力モードにするときには、第１のリセッ
トを行うことによって、ロジック部のみをリセットする
ので、省電力モードにしたときに、レジスタ部の内部設
定情報をリセット状態とすることがなく、装置の再立ち
上がりに時間がかかることがない。
【図１】本発明のデータ処理用半導体集積回路の要部構
成の一例を示す図である。
成の一例を示す図である。
１・・・データ処理用半導体集積回路
１０・・・レジスタ部
２０・・・ロジック部
１１・・・オールリセット
１２・・・エナジーセーブリセット
フロントページの続き
Ｆターム(参考） 5B054 AA08 BB01 BB06 CC01 CC07
CC09 DD30
5F038 CD16 DF04 DF08 EZ20
5J055 AX11 AX51 BX41 CX27 EZ07
EZ10 EZ25 EZ33 EZ34 FX18
GX01
Claims (2)
- 【請求項１】ロジック部とレジスタ部とを備えるデータ
処理用半導体集積回路において、 上記ロジック部をリセットする第１のリセットと、上記
ロジック部と上記レジスタ部とをリセットする第２のリ
セットとを備えることを特徴とするデータ処理用半導体
集積回路。 - 【請求項２】請求項１において、 省電力モードにするときには、上記第１のリセットを行
うことによって、上記ロジック部のみをリセットするこ
とを特徴とするデータ処理用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283873A JP2003091337A (ja) | 2001-09-18 | 2001-09-18 | データ処理用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283873A JP2003091337A (ja) | 2001-09-18 | 2001-09-18 | データ処理用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003091337A true JP2003091337A (ja) | 2003-03-28 |
Family
ID=19107302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283873A Pending JP2003091337A (ja) | 2001-09-18 | 2001-09-18 | データ処理用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003091337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649393B2 (en) | 2007-06-20 | 2010-01-19 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode |
-
2001
- 2001-09-18 JP JP2001283873A patent/JP2003091337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649393B2 (en) | 2007-06-20 | 2010-01-19 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050308 |