JPS62117052A - シリアルｉ／ｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分計 本発明は、マイクロコンビエータ等に内蔵されるシリア
ルＩ／Ｏ回路に関する。

（ロ）従来の技術 近年、ワンチップマイクロコンピュータの高機能化が進
み、各種の周辺回路が内蔵されるに至った。その−例と
して、複数のマイクロコンビエータを用いた場合、マイ
クロコンピュータ間のデータ転送を少ない入出力端子で
行うためのシリアルＩ／Ｏ回路が内蔵されたマイクロコ
ンビエータがある。

従来、マイクロコンビエータに内蔵されるシリアルＩ／
Ｏ回路は、昭和５９年−４月１日にＣＱ出版株式会社か
ら発行された「ワンチップ・マイコンの基礎とその応用
技術」の第７３頁に記載されている如く構成される。第
２図にそのブロック図を示す。

第２図に於いて、シフトレジスタ（１）は８ビツトで構
成され、その入力はシリアル入力端子（２）に、出力は
シリアル出力端子（３）に接続される。また、シフトレ
ジスタ（１）のシフト動作を制御する同期クロックＣＰ
は、データ受信時には外部から同期クロック入出力端子
（４）に印加される外部同期クロッりＳＣＰが用いられ
、データ送信時にはクロック発生回路（５）で作成され
た内部同期クロックＳＣＰが用いられるが、これらの同
期クロックＣＰはＡＮＤゲート（６）を介してシフトレ
ジスタ（１）及びカウンタ（７）に印加される。カウン
タ（力はシフトレジス（１）へのデータ入力、あるいは
、シフトレジスタ（１１からのデータ出力が終了したも
のとして、ＦＦｆ８）をリセットして、同期クロックＣ
ＰをＡＮＤゲートに於いて遮断する。尚、ＦＦ（８１は
データ送受信開始命令の実行時にセットされる。

（ハ）　発明が解決しようとする問題点第２図に示され
たシリアルＩ／Ｏ回路に於いて、データをシリアル入力
する場合には、同期クロック入出力端子（４）に印加さ
れた外部同期クロックＳＣＰの立ち下がりによって、シ
フトレジスタ（１１のシフト動作が為され、シリアル入
力端子（２）に印加されたデータが取り込まれる。そこ
で、外部同期クロックＳＣＰが８個カウンタ（７）で計
数されるとＦＦ（８）がリセットされ、外部同期クロッ
クＳＣＰが遮断される。その後、同期クロック入出力端
子（４）にクロックが印加されてもシフトレジスタ（１
）のシフト動作は行われず、データのシリアル入力が終
了したことになる。

しかしながら、データのシリアル入力中に、第３図に示
す如く、外部同期クロックに何らかの原因によりノイズ
が発生すると、核ノイズによつてシフトレジスタ（１）
のシフト動作及びカウンタ（７）の計数動作が行われ、
同じデータが２回取り込まれることになる。従って、カ
ウンタ（７）が８個の計数をしたときには、最後に送ら
れて来たデータはシフトレジスタ（１）に取り込まれず
データの誤転送となる。よって、第２図に示されたシリ
アルＩ／Ｏ回路では、ノイズに対する転送の信頼性が低
下するため、同一のデータを数回繰り返えして実施し、
そのデータが一致しているか否かをプログラムで判定し
なければならず、データの転送に時間がかかる欠点があ
った。

に）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、同
期クロックを計数するカウンタの計数容量を、データ転
送く必要な同期クロック数より大きな容量とし、該カウ
ンタがデータ転送に必要な同期クロック数を計数したこ
とを検出しシフトレジスタのシフト動作を素止するシフ
トレジスタ制御手段と、該制御手段の検出動作後前記カ
ランタの計数値が変化したか否かを検出するオーバーラ
ン検出手段を設け、該オーバーラン検出手段の検出結果
に基いて、データ転送の誤りを認識可能としたものであ
る。

（ホ）作用 上述の手段によれば、同期クロック入出力端子に印加さ
れる外部同期クロックＳＣＰにノイズが発生しなかった
場合には、データ転送に必要な同期クロック数がカウン
タに計数され、シフトレジスタ制御手段によってシフト
動作が禁止された後は、カウンタの計数値は変化しない
のでオーバーラン検出手段の検出結果は、データ転送の
誤りを指示しない。一方、外部同期クロックＳＣＰにノ
イズが発生した場合には、カラ／りがデータ転送に必要
なりロック数を計数した後に、更に、カウンタの計数が
進むため、オーバーラン検出手段の検出結果は、データ
転送の誤りを指示することてなり、その指示によりシフ
トレジスタに転送されたデータが誤りであることが認識
できる。

（へ）実施例 第１図は本発明の実施例を示すブロック図である。シフ
トレジスタ（９）は８ビツトで構成され、入力はシリア
ル入力端子（ＩＩ、出力はシリアル出力端子αυに接続
され、更に、シフトレジスタ（９）の各ビットの入出力
はデータバスαりと接続されてデータの送受がパラレル
で行えるよう構成されるう回期クロック入出力端子ａＪ
家、データをシリアルで受信ずも際に外部同期クロック
ＳＣＰが印加され、また、シフトレジスタ（９）に保持
されたデータをシリアルに送信する際にはクロック発生
回路（１４）で作成された内部同期クロックＳＣＰが送
出される端子である。これら同期クロックＣＰは、Ｒ−
３ＦＦ（１９の出力Ｑで制御されるＡＮＤゲートＯｅ、
及び、Ｒ−８ＦＦ（１７）の出力Ｑで制御されるＡＮＤ
ゲート舖に印加され、ＡＮＤゲート（ｌｅの出力はシフ
トレジスタ（９）のシフトクロック入力に接続され、Ａ
ＮＤゲートα樽の出力はカウンタ員の計数入力に接続さ
れる。カウンタａ９は、４ビツトで構成された１６進パ
イナリーカウンタであり、ＡＮＤゲー）（１８から印加
される同期クロックＣＰの立ち下がりを計数し、計数値
が「８」、即ちｒｌｏｏｏＪとなったときの出力でＦＬ
−８ＦＦ（１！９をリセットする。

即ち、シフトレジスタ（９）が８ピツト構成であるため
、データの１回のシリアル転送を８ビット単位で行い、
その転送には８個の同期クロックＣＰが必要であり、そ
のため、カウンタ員の計数値「８」を検出することによ
り８ビツトデータの転送終了を検出している。Ｒ−Ｓ　
Ｆ　Ｆ（ｌ唱家、シフトレジスタ制御手段を構成するも
のであり、データ送受信開始命令の実行によってセット
され、そのセーＩトされている期間、ＡＮＤゲートαｅ
から同期クロックＣＰをシフトレジスタ（９）に印加す
る。また、カウンタ（ＩＩの各ビット出力Ｑ、、Ｑ、、
Ｑ、及びｑ４は、ＯＲゲート（至）に印加され、ＯＲゲ
ート■の出力は。

スティタスレジスタ１２１１の７ラグ＠に接続される。

これら、ＯＲゲート翰及びフラグ＠によりオーバーラン
検出手段が構成される。即ち、カウンタα優の計数値が
「８」の場合には、ＯＲゲート（イ）の出力は／Ｏ”で
あり、フラグ（２汎ｉ″０”となるが、カウンタｔ１鑓
の計数値が「８」以外の場合にはＯＲゲート（イ）の出
力が“ｌ”となりてフラグ（至）が“１＃にセヴトされ
る。一方、Ｒ−８ＦＦαηは、データ送受信開始命令の
実行でセ＝）され、シフトレジスタ（９）のデータを読
み出すレジスタリード命令の実行でリセットされるため
、カウンタ（ｌＩが「８」を計数したとき、ＡＮＤゲー
ト（ｌｅで同期クローＩりＣＰが遮断されても、レジス
タリード命令が実行されるまで、同期クロヴク入出力端
子α国に発生するクロックをカウンタｌ’Ｊに供給して
いる。即ち、シフトレジスタ（９）のシフト動作が禁止
された後も、カウンタ員は計数を行うため、外部同期り
Ｇｌ　−／りＳＣＰにノイズが発生してパルス数が増え
ると、その増加分がカウンタａ１に計数されることにな
る。

第１図に示されたシリアルＩ／Ｏ回路に於いて、データ
をシリアルに入力する場合の動作を説明する。先ず、内
部同期クロ９りＳＣＰの発生を禁止する命令を実行した
後、データ送受信開始命令を実行すると、Ｒ−Ｓ　Ｆ　
ＦＱ５１（１η及びカウンターがリセーＩ卜される。次
に、データをシリアルに送る相手側にデータの送信を許
可する信号を送る。すると、相手側からシリアル入力端
子顛にデータが順次印加されると共に、外部同期り０．
ｙりＳＣＰがデータと同期して同期クロヴク入出力端子
Ｑ３に印加される。外部同期りｅＩツクＳＣＰは、ＡＮ
Ｄゲート（１１１９ヲ介してシフトレジスタ（９）に印
加され、その立ち下がりに従りてシフトレジスタ（９）
は、順次シリアル入力端子００！／ｃ印加されたデータ
を取り込みシフトする。同時に、外部同期クロックＳＣ
Ｐは、ＡＮＤゲートＱｌを介してカウンタσ鐘に計数さ
れることになる。カウンタ（１（Ｊの計数値が「８」に
なると、その出力によりｌＮ−８ＦＦ（１！９がリセッ
トされるため、ＡＮＤゲーＨｅに於いて、以後到来する
外部同期クロックＳＣＰが遮断され、シフトレジスタ（
９）の動作が禁止される。このとぎ、Ｒ−３ＦＦＱＳの
出力により、コンビーータに割込みが要求され、割込み
処理が為される。この割込み処理（於いては、割込みが
発生してから外部同期クロックの１周期以上の時間を経
過した時点でスティタスレジスタＣＩＪのフラグ（社）
を判定する。即ち、カウンタ（１９が「８」を計数する
までにノイズが発生すれば、ノイズがカウンタ（１９に
計数されていることになり、外部同期クロックＳＣＰの
１周期後に必ず外部同期クロックＳＣＰが計数されるた
め、ＯＲゲート（７）の出力が′″１＃どなって７ラグ
四が”１″にセットされる。従って、外部同期クロック
ＳＣＰの１周期後にフラグ（２３を判定した結果が／Ｏ
”であれば、８個の外部同期クロックＳＣＰでデータの
受信が終了しており、シフトレジスタ（９）に蓄積され
たデータは正しいものと判断され、この場合にはレジス
タリード命令を実行してシフトレジスタ（９）の内容を
データバス（１３に取り出して所定の処理が行える。こ
のとき、レジスタリード命令の実行により、Ｒ−３ＦＦ
ｕηがリセットされ、データのシリアル受信が終了する
。一方、フラグ＠を判定した結果が１″であった場合て
は、シフトレジスタ（９）に蓄積されたデータは誤りで
あることが判断され、この場合には再びデータ送受信命
令を実行して、再度同じデータの転送を相手側に要求す
る。

このように、データの転送が終了したと判定されてから
所定時間後フラグ（社）の内容を判定することにより、
外部同期クロックＳＣＰにノイズが発生したか否か検出
され、データの正誤が判断できる。従って、正誤を確め
るために複数外島送を行う必要がなくなる。尚、上述の
実施例では、シリアルにデータを入力する場合について
説明したが、クロック発生回路Ｉで作成された内部同期
クロックＳＣＰに基いてデータを送出する場合にも、同
期クロック入出力端子（１３に発生するノイズに対して
同様の動作により、データ転送の誤りを検出することが
できる。

（ト）　　発明の効果 上述の如く本発明によれば、複数回同じデータを転送し
てデータの正誤を判定する必要がないため、データの転
送時間が短縮され、コンビエータの応答が速くなる利点
を有する。また、正誤判定のためのプログラムが短くな
り、使用し易いマイクロコンピュータが得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来例を示すブロック図、第３図はノイズによる誤動作を
説明するタイミング図である。 （９）・・・シフトレジスタ、　ａ〔・・・シリアル入
力端子、αυ・・・シリアル出力端子、　０３・・・デ
ータバス、　（１３・・・同期クロック入出力端子、　
０着・・・クロック発生回路、　（Ｉｓ（１η、、−Ｒ
−８ＦＦ、　　（ｌ［１９（１，１１９・ＡＮＤケート
、　（１９・・・カウンタ、　（１）・・・ＯＲゲート
、　Ｉ２１１・・・スティタスレジスタ、　四・・・フ
ラグ。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１図 第２図 第３図 ↑ シブＦｖつイ’Ｂａキ止

Claims (1)

【特許請求の範囲】
1. １、同期クロックに基いてシリアル入力端子に印加され
   たデータを順次入力するシフトレジスタを有するシリア
   ルＩ／Ｏ回路に於いて、データ転送に必要な同期クロッ
   ク数より大きな計数容量を有し前記同期クロックを計数
   するカウンタと、該カウンタがデータ転送に必要な同期
   クロック数を計数したことを検出し前記シフトレジスタ
   のシフト動作を禁止するシフトレジスタ制御手段と、該
   制御手段の検出動作後前記カウンタの計数値が変化した
   か否かを検出するオーバーラン検出回路とを設け、前記
   オーバーラン検出回路の検出結果に基いて、データ転送
   の誤りを認識可能としたことを特徴とするシリアルＩ／
   Ｏ回路。