JPS59172869A - シリアルデ−タ転送方式 - Google Patents
シリアルデ−タ転送方式Info
- Publication number
- JPS59172869A JPS59172869A JP58045976A JP4597683A JPS59172869A JP S59172869 A JPS59172869 A JP S59172869A JP 58045976 A JP58045976 A JP 58045976A JP 4597683 A JP4597683 A JP 4597683A JP S59172869 A JPS59172869 A JP S59172869A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- clock
- output
- serial data
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はシリアルデータ転送方式に関するものであり、
特に送信データの信頼性を向旧させることのできるシリ
アルデータ転送方式に関するものである。
特に送信データの信頼性を向旧させることのできるシリ
アルデータ転送方式に関するものである。
従来技術
従来、転送データの信頼性を増すために、パリティチェ
ック、サム・チェック、ＣＲＣ等のチェック・コードを
付していた。これらのコード゛はデータ処理、回路を複
雑化させ、更にデータの転送速度を遅くする要因をなし
ていた。
ック、サム・チェック、ＣＲＣ等のチェック・コードを
付していた。これらのコード゛はデータ処理、回路を複
雑化させ、更にデータの転送速度を遅くする要因をなし
ていた。
目自９
本発明はチェックコードを不要としながら簡単な回路構
成により、送信路にＲ入するノイズをリジェクトし、ノ
イズにより誤ったデータを正しいデータとして受信する
ことを防ぐことにある。
成により、送信路にＲ入するノイズをリジェクトし、ノ
イズにより誤ったデータを正しいデータとして受信する
ことを防ぐことにある。
実施例
第１図は本発明の実施例を示すブロック図であって、図
に従って構成を説明すれば、１は再トリガ可能なワンシ
ョット （’Ｏ３）であり、その動作時間は正常なりロ
ック間隔よりも長い時定数をもつ。従って、クロックの
立五かりて−Ｈトリガされれば、８ビツト目のデータを
同期する最後のクロックによりトリガされた後、その時
定数時間の経過後に出力が消勢する。２はカウンタであ
って、入力端子ＣＬに入力されるクロックを計数し、計
数値を出力端子Ａ、Ｂ、Ｃ及びＤに出力する。Ｒはカウ
ンタのリセット端子であり、後述するように、ノイズが
送信路上に乗ったとき及びカウントクリア信号が出力さ
れたときに形成される負のＯＲ回路出力によってカウン
タ２をリセットする。３は伝送°されるシリアルデータ
をクロック信号でストローブし、シリアルデータなノぐ
ラレルデータに変換するシフトレジスタ等から成るシリ
アルパラレル変換器である。４は負のＡＮＤ回路、５は
ＮＡＮＤＡＮＤ回路負のＯＲ回路、７はインへ＝夕（、
ＩＮＶ）であり、８はＡＮＤ回路である。
に従って構成を説明すれば、１は再トリガ可能なワンシ
ョット （’Ｏ３）であり、その動作時間は正常なりロ
ック間隔よりも長い時定数をもつ。従って、クロックの
立五かりて−Ｈトリガされれば、８ビツト目のデータを
同期する最後のクロックによりトリガされた後、その時
定数時間の経過後に出力が消勢する。２はカウンタであ
って、入力端子ＣＬに入力されるクロックを計数し、計
数値を出力端子Ａ、Ｂ、Ｃ及びＤに出力する。Ｒはカウ
ンタのリセット端子であり、後述するように、ノイズが
送信路上に乗ったとき及びカウントクリア信号が出力さ
れたときに形成される負のＯＲ回路出力によってカウン
タ２をリセットする。３は伝送°されるシリアルデータ
をクロック信号でストローブし、シリアルデータなノぐ
ラレルデータに変換するシフトレジスタ等から成るシリ
アルパラレル変換器である。４は負のＡＮＤ回路、５は
ＮＡＮＤＡＮＤ回路負のＯＲ回路、７はインへ＝夕（、
ＩＮＶ）であり、８はＡＮＤ回路である。
次゛に本発明の実施例の動作を第２図から第４図を参照
して詳細に説明する。
して詳細に説明する。
第２図はクロックが正常に８個出力されたときの動作性
例を示し、８個のクロックが出力されたとき、カウンタ
２の出力端子りは“ｌ １１となり、最後のクロックに
よってトリガされたＯ３Ｉは時定数時間後にその出力が
０°°となるので、１ＮＶ７の出力は“１°′となり、
ＡＮＤ回路８にカウント終了信号が形成される。カウン
ト終了信号＋７）出力によって、正常なパラレルデータ
が準備されたことを知らされたデータ受取部（不図示）
は、このデータを読取る。パラレルデータが読取られた
後、カウンタクリア°信号ガ出力され、ＯＲ回路６を介
して、リセット信号がカウンタ２のリセット端子に与え
られるので、カウンタ２は初期化される。
例を示し、８個のクロックが出力されたとき、カウンタ
２の出力端子りは“ｌ １１となり、最後のクロックに
よってトリガされたＯ３Ｉは時定数時間後にその出力が
０°°となるので、１ＮＶ７の出力は“１°′となり、
ＡＮＤ回路８にカウント終了信号が形成される。カウン
ト終了信号＋７）出力によって、正常なパラレルデータ
が準備されたことを知らされたデータ受取部（不図示）
は、このデータを読取る。パラレルデータが読取られた
後、カウンタクリア°信号ガ出力され、ＯＲ回路６を介
して、リセット信号がカウンタ２のリセット端子に与え
られるので、カウンタ２は初期化される。
データ転送中以外に、ノイズが伝送路に乗ったときも、
パラレルデータの不足を防止するために、カウンタをリ
セットする必要がある。この要件も第１図の構成によっ
て達成される。即ち、第３図に示すように、クロックが
単独で出力Ｓれたとき、Ｏ３の出力は“１゛となり、こ
の間ＯＲ回路の６の出力は１″となるが、所足時間後に
Ｏ５の出力は消勢する。一方、カウンタ２の出力端子り
は°“Ｏ゛であるので、Ｏ５が消勢するタイミングで、
カウンタ２をリセットする。また次に、ランダムにノイ
ズが発生した場合も全く同様に、Ｏ８が消勢するタイミ
ングで、カウンタ１第１）セットされ、正常なデータの
転送（こ備えてｌ、Ｘる。
パラレルデータの不足を防止するために、カウンタをリ
セットする必要がある。この要件も第１図の構成によっ
て達成される。即ち、第３図に示すように、クロックが
単独で出力Ｓれたとき、Ｏ３の出力は“１゛となり、こ
の間ＯＲ回路の６の出力は１″となるが、所足時間後に
Ｏ５の出力は消勢する。一方、カウンタ２の出力端子り
は°“Ｏ゛であるので、Ｏ５が消勢するタイミングで、
カウンタ２をリセットする。また次に、ランダムにノイ
ズが発生した場合も全く同様に、Ｏ８が消勢するタイミ
ングで、カウンタ１第１）セットされ、正常なデータの
転送（こ備えてｌ、Ｘる。
ノイズの発生は、データ転送中に発生することもあり、
かかるノイズもリジェクトする必要力くある。
かかるノイズもリジェクトする必要力くある。
第４図はデータ転送中にノイズが発生したときに、これ
を判別し、カウンタをリセットするまでの手順を示すタ
イミングチャートである。なお、クロックのうち斜線を
付した部分がノイズである。
を判別し、カウンタをリセットするまでの手順を示すタ
イミングチャートである。なお、クロックのうち斜線を
付した部分がノイズである。
さて、クロックがＯ８１に与えられると、Ｏ３ｌは動作
し、出力を゛１″に保つ。またカウンタ２はクロックの
立下がりで動作し、順次その出力端子に信号を形成して
いく。ノイズが入力端子側こ与えられたときも同様であ
る。従って、第４図の例では、データ転送中に外来ノイ
ズで異常クロックが形成されたときは、−中位あたりの
データに対してクロック数が９個となる。この場合Ｏ３
Ｉの出力が消勢する以前に、出力端子り及びＡもともに
“１“となるため、’ＮＡＮＤ回路５に出力が形成され
、ＯＲ回路６はリセット信号をカウンタ２のリセット端
子に与える。このため、カウンタ２はリセットぎれ、Ｏ
３が消勢した場合もカウント終了信号は出力されない。
し、出力を゛１″に保つ。またカウンタ２はクロックの
立下がりで動作し、順次その出力端子に信号を形成して
いく。ノイズが入力端子側こ与えられたときも同様であ
る。従って、第４図の例では、データ転送中に外来ノイ
ズで異常クロックが形成されたときは、−中位あたりの
データに対してクロック数が９個となる。この場合Ｏ３
Ｉの出力が消勢する以前に、出力端子り及びＡもともに
“１“となるため、’ＮＡＮＤ回路５に出力が形成され
、ＯＲ回路６はリセット信号をカウンタ２のリセット端
子に与える。このため、カウンタ２はリセットぎれ、Ｏ
３が消勢した場合もカウント終了信号は出力されない。
即ち、ノイズにより１ビット分がシフトアウトされてい
るため、シリアルパラレル変換器３の出力を正しいデー
タとは認めないのである。
るため、シリアルパラレル変換器３の出力を正しいデー
タとは認めないのである。
効果
本発明は以上述べた如く構成されるため、転送データに
ノイズが混入しているときは、ノイズにより誤まったデ
ータを正しいデータとして受信することを簡単な回路構
成で防ぎ、かつデータネ足として受信側にデータを渡し
、受信側で容易に再送要求を起すことを可能にする。ま
た、データの転送中以外にノイズが発生しても、これを
リジエク）・シ、転送データの構成に信頼性を与えるも
のである。
ノイズが混入しているときは、ノイズにより誤まったデ
ータを正しいデータとして受信することを簡単な回路構
成で防ぎ、かつデータネ足として受信側にデータを渡し
、受信側で容易に再送要求を起すことを可能にする。ま
た、データの転送中以外にノイズが発生しても、これを
リジエク）・シ、転送データの構成に信頼性を与えるも
のである。
第１図は本発明の一実施例を示すブロック図第２図は正
常なデータ転送が行われたときの第１図の動作を説明す
るためのタイミングチャート、 第３図はデータの転送中以外にノイズがクロックライン
に乗ったときの第１図の動作例を示すタイミングチャー
ト、 第４図はデータの転送中にノイズがクロックラインに乗
ったときの第１図の動作を示すタイミングチャートであ
る。 ここで、ｌ・・・ワンショット（Ｏ３）、Ａ、Ｂ。 Ｃ，Ｄ・・・カウンタの出力端子である。
常なデータ転送が行われたときの第１図の動作を説明す
るためのタイミングチャート、 第３図はデータの転送中以外にノイズがクロックライン
に乗ったときの第１図の動作例を示すタイミングチャー
ト、 第４図はデータの転送中にノイズがクロックラインに乗
ったときの第１図の動作を示すタイミングチャートであ
る。 ここで、ｌ・・・ワンショット（Ｏ３）、Ａ、Ｂ。 Ｃ，Ｄ・・・カウンタの出力端子である。
Claims (3)
- （１）クロックに同期してシリアルデータを転送するシ
リアルデータ転送方式において、カウンタが単位データ
当りのクロック数を計数後クロックにより再ｌ・リガさ
れるワンショットの出力が時定数時間経過後に消勢する
ことを判別して正常なシリアルデータの転送とすること
を＃徴とするシリアルデータ転送方式。 - （２）クロックに同期してシリアルデータを転送する該
クロックによって再トリガされるワンショットと、該ク
ロックを計数するカウンタとを備え、前記ワンショット
の付勢中に単位データのクロック数似−ヒのクロック数
をカラン（・シたことを判別して、該カウンタをリセッ
トすることを特徴とするシリアルデータ転送方式。 - （３）クロックに同期してシリアルデータを転送する該
クロックによって再トリガされるワンショットと、該ク
ロックを計数するカウンタとを備え、前記一旦付勢され
たワンショットが消勢したときに前記カウンタが単位デ
ータのクロック数を計数していないことを判別して、該
カウンタをリセットすることを特徴とするシリアルデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045976A JPS59172869A (ja) | 1983-03-22 | 1983-03-22 | シリアルデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045976A JPS59172869A (ja) | 1983-03-22 | 1983-03-22 | シリアルデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172869A true JPS59172869A (ja) | 1984-09-29 |
Family
ID=12734233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045976A Pending JPS59172869A (ja) | 1983-03-22 | 1983-03-22 | シリアルデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2680521A3 (en) * | 2012-06-29 | 2014-08-20 | Macroblock, Inc. | Single wire signal regeneration transmitting apparatus and method and serially connected single wire signal regeneration transmitting apparatuses |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017159Y1 (ja) * | 1969-09-25 | 1975-05-27 | ||
| JPS5585493U (ja) * | 1978-12-06 | 1980-06-12 |
-
1983
- 1983-03-22 JP JP58045976A patent/JPS59172869A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017159Y1 (ja) * | 1969-09-25 | 1975-05-27 | ||
| JPS5585493U (ja) * | 1978-12-06 | 1980-06-12 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2680521A3 (en) * | 2012-06-29 | 2014-08-20 | Macroblock, Inc. | Single wire signal regeneration transmitting apparatus and method and serially connected single wire signal regeneration transmitting apparatuses |
| TWI473535B (zh) * | 2012-06-29 | 2015-02-11 | Macroblock Inc | 單線訊號再生傳輸裝置及方法與串聯式單線訊號再生傳輸裝置 |
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