JPS62131638A - 同期保護回路 - Google Patents
同期保護回路Info
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- JPS62131638A JPS62131638A JP60271944A JP27194485A JPS62131638A JP S62131638 A JPS62131638 A JP S62131638A JP 60271944 A JP60271944 A JP 60271944A JP 27194485 A JP27194485 A JP 27194485A JP S62131638 A JPS62131638 A JP S62131638A
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- pulse
- counter
- pattern
- input data
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、同期保護回路に関し、特にデジタル機器に使
用する同期信号検出用の保護回路に関するものである。
用する同期信号検出用の保護回路に関するものである。
［従来の技術］
従来この種の同期保護回路は、第５図および第６図に示
す如く同期信号として使用される同期パターンを構成す
るパルスと入力データＩＯを構成するパルスとが一致し
ているとき一致パルスｉを出力する同期保護回路１と、
一致パルスｉを反転回路２で反転し作成した不一致パル
スａすなわち同期パターンを構成するパルスと入力デー
タＩＯを構成するパルスとが一致していないときに対応
する不一致パルスａを計数し設定（／ｉ Ｎ ＋ とな
ったときに出力１１を送出する不一致カウンタ３と一致
パルスａを計数し設定値Ｎ２および設定値Ｎ３ となっ
たとき（Ｎ２≧Ｎ３ ）にそれぞれ出カニ２およびＮ３
を送出する一致カウンタ４と、不一致カウンタ３の出力
１１をＳ入力としかつ一致カウンタ４の出カニ３をＲ入
力としており出カニ４を送出するフリップフロップ５と
、不一致パルスａとフリップフロップ５の出力Ｉ４との
論理積をとり出力Ｉ５を周期パターン検出用のハンティ
ングパルスとして出力する論理積回路６と、カウンタ３
の出力■１ と一致カウンタ４の出力■２と論理積回路
６の出力Ｉ５との論理和をとり出力Ｉ６を送出して不一
致カウンタ３および一致カウンタ４をリヤー２トする論
理和回路７とを備えている。従って一致パルス１すなわ
ち入力データＩＯ中に含まれるパルスが同期パターン中
のパルスと一致するパルスの数が一致カウンタ４により
設定値Ｎ２だけ計数されると不一致カウンタ３および一
致カウンタ４はリセットされており、同様に不−・致パ
ルスａすなわち入力データＩＯ中に含まれるパルスが同
期パターン中のパルスと一致するパルスの数が不一致カ
ウンタ３により設定値Ｎ１だけ計数されると不一致カウ
ンタ３および〜致カウンタ３はリセットされている。定
常状態α（第６図参照）ではほとんど一致パルスｉのみ
であるからカウンタ４のみが動作し、たまたま符号誤り
でカウンタ３が働いてもカウンタ４の動作によりやがて
リセットされている（第６Ｖ４によればＮ２＝５のとき
カウンタ４の二！数イｌ１ｌｌが０となっている）。
す如く同期信号として使用される同期パターンを構成す
るパルスと入力データＩＯを構成するパルスとが一致し
ているとき一致パルスｉを出力する同期保護回路１と、
一致パルスｉを反転回路２で反転し作成した不一致パル
スａすなわち同期パターンを構成するパルスと入力デー
タＩＯを構成するパルスとが一致していないときに対応
する不一致パルスａを計数し設定（／ｉ Ｎ ＋ とな
ったときに出力１１を送出する不一致カウンタ３と一致
パルスａを計数し設定値Ｎ２および設定値Ｎ３ となっ
たとき（Ｎ２≧Ｎ３ ）にそれぞれ出カニ２およびＮ３
を送出する一致カウンタ４と、不一致カウンタ３の出力
１１をＳ入力としかつ一致カウンタ４の出カニ３をＲ入
力としており出カニ４を送出するフリップフロップ５と
、不一致パルスａとフリップフロップ５の出力Ｉ４との
論理積をとり出力Ｉ５を周期パターン検出用のハンティ
ングパルスとして出力する論理積回路６と、カウンタ３
の出力■１ と一致カウンタ４の出力■２と論理積回路
６の出力Ｉ５との論理和をとり出力Ｉ６を送出して不一
致カウンタ３および一致カウンタ４をリヤー２トする論
理和回路７とを備えている。従って一致パルス１すなわ
ち入力データＩＯ中に含まれるパルスが同期パターン中
のパルスと一致するパルスの数が一致カウンタ４により
設定値Ｎ２だけ計数されると不一致カウンタ３および一
致カウンタ４はリセットされており、同様に不−・致パ
ルスａすなわち入力データＩＯ中に含まれるパルスが同
期パターン中のパルスと一致するパルスの数が不一致カ
ウンタ３により設定値Ｎ１だけ計数されると不一致カウ
ンタ３および〜致カウンタ３はリセットされている。定
常状態α（第６図参照）ではほとんど一致パルスｉのみ
であるからカウンタ４のみが動作し、たまたま符号誤り
でカウンタ３が働いてもカウンタ４の動作によりやがて
リセットされている（第６Ｖ４によればＮ２＝５のとき
カウンタ４の二！数イｌ１ｌｌが０となっている）。
同期崩れ状態β（第６図参照）となり集中的に誤りが生
じると不一致パルスａの生起確率が大きくなるので、カ
ウンタ３とカウンタ４とは競合して計数動作を実行する
ようになっている。誤り発生の集中性が大きくなるとカ
ウンタ３の計数値はカウンタ４の計数値が設定イ〆ｊＮ
２ （たとえば５）となるに先立って設定値Ｎ＋
（たとえば３）に達する（第６図参照）ので、カウンタ
３の計数値がＮ１に達したときに応じてフリップフロッ
プ５が動作せしめられ一定期間高１７ベルの出力■４を
論理積回路６にり−え回期パターン検出用のハンティン
クハルスＩ５を発生する。ハンティングパルスＩ５はフ
リップフロップ５の出力Ｉ４と不一致パルスａとの論理
積であるので実質的に出力Ｉ４５の高レベル期間に対応
した不一致パルスａといえる。
じると不一致パルスａの生起確率が大きくなるので、カ
ウンタ３とカウンタ４とは競合して計数動作を実行する
ようになっている。誤り発生の集中性が大きくなるとカ
ウンタ３の計数値はカウンタ４の計数値が設定イ〆ｊＮ
２ （たとえば５）となるに先立って設定値Ｎ＋
（たとえば３）に達する（第６図参照）ので、カウンタ
３の計数値がＮ１に達したときに応じてフリップフロッ
プ５が動作せしめられ一定期間高１７ベルの出力■４を
論理積回路６にり−え回期パターン検出用のハンティン
クハルスＩ５を発生する。ハンティングパルスＩ５はフ
リップフロップ５の出力Ｉ４と不一致パルスａとの論理
積であるので実質的に出力Ｉ４５の高レベル期間に対応
した不一致パルスａといえる。
出力Ｉ４の高レベル期間に不一致パルスａがある限りカ
ウンタ３およびカウンタ４の計数値は１より大となるこ
とはない。不一致パルスａの間隔が大きくなり一致パル
スｉの数が増加するとカウンタ４の計数値が増加し設定
値Ｎ３ （たとえば３）となる。カウンタ４の計数値
が設定値Ｎ３となると出カニ３が出力されるのでフリッ
プフロップ５がリセットされ出カニ４が低レベルとなる
。
ウンタ３およびカウンタ４の計数値は１より大となるこ
とはない。不一致パルスａの間隔が大きくなり一致パル
スｉの数が増加するとカウンタ４の計数値が増加し設定
値Ｎ３ （たとえば３）となる。カウンタ４の計数値
が設定値Ｎ３となると出カニ３が出力されるのでフリッ
プフロップ５がリセットされ出カニ４が低レベルとなる
。
従って論理積回路６の出カニ５も低レベルとなる。この
のち定常状態αの動作が反復される。
のち定常状態αの動作が反復される。
カウンタ３の計数開始から計数値が設定値Ｎ、となるま
での期間すなわち互いに近接する不一致パルスｉのうち
の最初のパルスの到来時からＮ１個目のパルスの到来時
までの期ｎｒｌ ｔ ＋ は同期引込動作の前方保護の
ために設けられている。フリップフロップ５の出力Ｉ４
が高レベルとなり互いに近接する不一致パルスａのうち
最終のパルスの到来時までの期間ｔ２は同期引込のため
に設けられている０期間ｔ２の終了時からフリップフロ
ップ５の出力Ｉ４が低レベルとなるまでの期１ｍｔ３は
同期引込動作の後方保護のために設けられている。
での期間すなわち互いに近接する不一致パルスｉのうち
の最初のパルスの到来時からＮ１個目のパルスの到来時
までの期ｎｒｌ ｔ ＋ は同期引込動作の前方保護の
ために設けられている。フリップフロップ５の出力Ｉ４
が高レベルとなり互いに近接する不一致パルスａのうち
最終のパルスの到来時までの期間ｔ２は同期引込のため
に設けられている０期間ｔ２の終了時からフリップフロ
ップ５の出力Ｉ４が低レベルとなるまでの期１ｍｔ３は
同期引込動作の後方保護のために設けられている。
前方保護特性は設定４ｆｒＮ＋ 、Ｎｙの設定によって
定められ、一方、後方保護特性は１没定ｆ〆ＩＮ３の設
定により定められる。後方の保護期間ｔ３は入カデータ
ＩＱ中のパルスがＮ３個だけ到来する時間にほぼ等しい
、なお詳細はｒＰＣＭ通信の技術（産報出版）」の第１
１６頁以下を参照すればよい。
定められ、一方、後方保護特性は１没定ｆ〆ＩＮ３の設
定により定められる。後方の保護期間ｔ３は入カデータ
ＩＱ中のパルスがＮ３個だけ到来する時間にほぼ等しい
、なお詳細はｒＰＣＭ通信の技術（産報出版）」の第１
１６頁以下を参照すればよい。
［解決すべき閂題点］
前述した従来の同期保護回路には不一致カウンタの設定
ｖｉＮ ＋ を小さくすると同期信号が送られているに
もかかわらず伝送路による微小誤り発生があれば同期信
号でないと誤認する確率が高くなる欠点があった。従っ
て設定ｆｆｆ Ｎ ＋ を小さくすることが出来ないと
いう欠点があった。
ｖｉＮ ＋ を小さくすると同期信号が送られているに
もかかわらず伝送路による微小誤り発生があれば同期信
号でないと誤認する確率が高くなる欠点があった。従っ
て設定ｆｆｆ Ｎ ＋ を小さくすることが出来ないと
いう欠点があった。
［問題点の解決手段］
従来の問題点を解決すべく本発明は、入力データが周期
パターンから一部ビット内でずれている限り周期してい
るものとみなし前方保護特性を改善してなる同期保護回
路を提供せんとするものである。
パターンから一部ビット内でずれている限り周期してい
るものとみなし前方保護特性を改善してなる同期保護回
路を提供せんとするものである。
そのために本発明は、入力データが同期パターンと不一
致であるビット数を計数する不一致カウンタと、入力デ
ータが周期パターンと一部ピッチ内で不一致である限り
前記不一致カウンタの計数動作を阻止するゲート回路と
、入力データが周期パターンから一部ビット内で不一致
か否かを検出し前記ゲート回路を制御する回路とを備え
てなることを特徴とする同期保護回路を提供するもので
ある。
致であるビット数を計数する不一致カウンタと、入力デ
ータが周期パターンと一部ピッチ内で不一致である限り
前記不一致カウンタの計数動作を阻止するゲート回路と
、入力データが周期パターンから一部ビット内で不一致
か否かを検出し前記ゲート回路を制御する回路とを備え
てなることを特徴とする同期保護回路を提供するもので
ある。
［実施例］
次に本発明の同期保護回路について添付図面を参照しつ
つ具体的に説明する。
つ具体的に説明する。
第１図は本発明の一実施例の概略回路図である。第２図
（ａ） （ｂ）は同動作説明図である。第３図は本発明
の他の実施例の部分概略回路図である。
（ａ） （ｂ）は同動作説明図である。第３図は本発明
の他の実施例の部分概略回路図である。
第４図は本発明の更に他の実施例の部分概略回路図であ
る。
る。
■は同期パターン検出回路で、同期信号として使用され
る同期パターンを構成するパルスと入力データＩｏ を
構成するパルスとが一致しているときに一致パルス五を
出力する。−・致パルスｉは反転回路２でされ不一致パ
ルスａとされたのち不一致カウンタ３で計数される。不
−・致カウンタ３はその計数値が設定値Ｎ１ となった
ときに出力Ｉ、を送出する。−・致パルスｉはまた一致
カウンタ４で計数されており、その計数値が設定値Ｎ２
および設定値Ｎ３となったとき（Ｎ２≧Ｎ３）にそれぞ
れ出力■２およびＩ３が−・致カウンタ４から送出され
る。５はフリップフロップで、不一致カウンタ３の出力
ＩＩがＳ入力として与えられかつ一致カウンタ４の出力
Ｉ３がＲ入力として与えられている。６は論理積回路で
、不一致パルスａとフリップフロップ５の出力Ｉ４との
論理積をとり出力Ｉ５を同期パターン検出用のハンティ
ングパルスとして出力する。７は論理和回路で、不一致
カウンタ３の出力ＩＩ と一致カウンタ４の出カニ２と
論理積回路６の出力Ｉ５との論理和をとり出カニ６を送
出して不一致カウンタ３および一致カウンタ４をリセッ
トする。８は同期エラパターン検出回路で、同期信号と
して使用される同期パターンに対し入力データＩｏが数
ビット異なったパターンすなわち同期エラパターンであ
るか否かを検出して出力Ｉ７を送出する。９は反転回路
２の出力端と不一致カウンタ３の入力端との間に挿入さ
れたゲート回路で、入力データＩＯが同期パターンと一
致したのち同期エラパターンが発生したとき前記同期パ
ターン検出回路８の出力Ｉ７によって不一致カウンタ３
に与えられる不一致パルスａを阻止することにより不−
・致カウンタ３の、；１数する不一致パルスａの数を減
算しひいては前方保護能力を向−１ユせしめる。
る同期パターンを構成するパルスと入力データＩｏ を
構成するパルスとが一致しているときに一致パルス五を
出力する。−・致パルスｉは反転回路２でされ不一致パ
ルスａとされたのち不一致カウンタ３で計数される。不
−・致カウンタ３はその計数値が設定値Ｎ１ となった
ときに出力Ｉ、を送出する。−・致パルスｉはまた一致
カウンタ４で計数されており、その計数値が設定値Ｎ２
および設定値Ｎ３となったとき（Ｎ２≧Ｎ３）にそれぞ
れ出力■２およびＩ３が−・致カウンタ４から送出され
る。５はフリップフロップで、不一致カウンタ３の出力
ＩＩがＳ入力として与えられかつ一致カウンタ４の出力
Ｉ３がＲ入力として与えられている。６は論理積回路で
、不一致パルスａとフリップフロップ５の出力Ｉ４との
論理積をとり出力Ｉ５を同期パターン検出用のハンティ
ングパルスとして出力する。７は論理和回路で、不一致
カウンタ３の出力ＩＩ と一致カウンタ４の出カニ２と
論理積回路６の出力Ｉ５との論理和をとり出カニ６を送
出して不一致カウンタ３および一致カウンタ４をリセッ
トする。８は同期エラパターン検出回路で、同期信号と
して使用される同期パターンに対し入力データＩｏが数
ビット異なったパターンすなわち同期エラパターンであ
るか否かを検出して出力Ｉ７を送出する。９は反転回路
２の出力端と不一致カウンタ３の入力端との間に挿入さ
れたゲート回路で、入力データＩＯが同期パターンと一
致したのち同期エラパターンが発生したとき前記同期パ
ターン検出回路８の出力Ｉ７によって不一致カウンタ３
に与えられる不一致パルスａを阻止することにより不−
・致カウンタ３の、；１数する不一致パルスａの数を減
算しひいては前方保護能力を向−１ユせしめる。
更に本発明の同期保護回路の動作について説明する。
例えば同期パターンとして［０１１１，１０１０，１１
００，１０００］の１６ビツトを選択した場合第２図（
ａ） （ｂ）の如く同期した正時の一致ビット数は１６
個であるが入力データＩＯが２クロック以内でずれた場
合は、同期パターンと一致したビット数は約９個以下と
なる。即ち一致ビット数が１０個以上の場合は１Ｅ時回
期をしているが同期パターンの一部が伝送路により変化
したものと考えられる。そこで未発ＩＪＪでは、同期エ
ラパターン検出回路８で入力データＩＯが同期パターン
に対し数ビットだけ異なるにすぎないものか否かを検出
しており、この検出結果すなわち出力■１によってゲー
ト回路９を動作せしめ入力データＩＯが同期パターンか
ら数ビツト内で異なっているに過ぎない限り不一致パル
スａが不一致カウンタ３により計数されることを阻止し
ている。
００，１０００］の１６ビツトを選択した場合第２図（
ａ） （ｂ）の如く同期した正時の一致ビット数は１６
個であるが入力データＩＯが２クロック以内でずれた場
合は、同期パターンと一致したビット数は約９個以下と
なる。即ち一致ビット数が１０個以上の場合は１Ｅ時回
期をしているが同期パターンの一部が伝送路により変化
したものと考えられる。そこで未発ＩＪＪでは、同期エ
ラパターン検出回路８で入力データＩＯが同期パターン
に対し数ビットだけ異なるにすぎないものか否かを検出
しており、この検出結果すなわち出力■１によってゲー
ト回路９を動作せしめ入力データＩＯが同期パターンか
ら数ビツト内で異なっているに過ぎない限り不一致パル
スａが不一致カウンタ３により計数されることを阻止し
ている。
その他の動作は第５図および第６図に示した従来例と同
様であるので省略する。
様であるので省略する。
加えて本発明の他の実施例について第３図を参照しつつ
説明する。
説明する。
第３図実施例では、１個のメモリを用いて同期パターン
検出回路ｌと同期エラパターン検出回路８とが構成され
ている。
検出回路ｌと同期エラパターン検出回路８とが構成され
ている。
（ｍ＋１）ビットの並列入力データＩＯは、メモリ１０
（７）アドレスＡＯ，ＡＩ 、、、Ａｍに加えられ、同
期パターンから１ビツトだけ異なるときの検出信号ＥＤ
−１、同期パターンから１または２ビツトだけ異なると
きの検出信号ＥＤ−２，。
（７）アドレスＡＯ，ＡＩ 、、、Ａｍに加えられ、同
期パターンから１ビツトだけ異なるときの検出信号ＥＤ
−１、同期パターンから１または２ビツトだけ異なると
きの検出信号ＥＤ−２，。
、同期パターンから１ないしｐビットだけ異なるときの
検出信号ＥＤ−ｐ、、、同期パターンから１ないしｍピ
ッ）・だけ異なるときの検出信号ＥＤ−ｍおよび同期パ
ターンと一致したときの検出信号ＳＤに変換される（（
ｒｌ、Ｌｍ、ｐは任意の正数）。
検出信号ＥＤ−ｐ、、、同期パターンから１ないしｍピ
ッ）・だけ異なるときの検出信号ＥＤ−ｍおよび同期パ
ターンと一致したときの検出信号ＳＤに変換される（（
ｒｌ、Ｌｍ、ｐは任意の正数）。
検出信号ＥＤ−１，ＥＤ−２，，，ＥＤ−ｍは、使用シ
ステムの必￥ｉ度に応じてスイッチ１１で切り科えられ
、出力ＩＩ として送出され使用される。
ステムの必￥ｉ度に応じてスイッチ１１で切り科えられ
、出力ＩＩ として送出され使用される。
以下第１図実施例と同様であるので説明を省略する。
更に本発明の他の実施例について第４図を参照しつつ説
明する。
明する。
第４図実施例では、３個のメモリを用いて同期パターン
検出回路１と同期エラパターン検出回路８とが構成され
ている。
検出回路１と同期エラパターン検出回路８とが構成され
ている。
（ｍ＋ｎ＋２）ビットの並列入力データＩＯは、上位（
ｍ＋１）ビットがリードオンリメモリ１２の入力アドレ
スＡｌｅ、 Ａｌ１． 、 。
ｍ＋１）ビットがリードオンリメモリ１２の入力アドレ
スＡｌｅ、 Ａｌ１． 、 。
Ａｌｅに、下位（ｎ＋１）ビットがリードオンメモリ１
３の入力アドレスＡ２０． Ａ２２−−− Ａ２ｍに接
続されている。
３の入力アドレスＡ２０． Ａ２２−−− Ａ２ｍに接
続されている。
メモリ１２は、入力データＩＯの上位
（ｍ＋１）ビットに対して同期パターン検出回路および
同期エラパターン検出回路として機能している。同様に
メモリ１３は入カデータエ０の下位（ｎ＋１）ビットに
対して同期パターン検出回路および同期エラパターン検
出回路として機能している。
同期エラパターン検出回路として機能している。同様に
メモリ１３は入カデータエ０の下位（ｎ＋１）ビットに
対して同期パターン検出回路および同期エラパターン検
出回路として機能している。
従ってメモリ１２からは、上位（ｍ＋１）ビットの同期
パターンから入力データＩＯの上位（ｍ＋１）ビットが
１ビツトだけ異なるときの検出信号ＥＤ−１１，１また
は２ビツトだけ異なるときの検出信号ＥＤ−１２，，，
１ないしｐビットだけ異なるときの検出信号ＥＤ−１ｐ
、、。
パターンから入力データＩＯの上位（ｍ＋１）ビットが
１ビツトだけ異なるときの検出信号ＥＤ−１１，１また
は２ビツトだけ異なるときの検出信号ＥＤ−１２，，，
１ないしｐビットだけ異なるときの検出信号ＥＤ−１ｐ
、、。
工ないしｍビットだけ異なるときの検出信号ＥＤ−１ｍ
および−１−位（ｍ＋１）ビットの同期パターンと入力
データＩＯの４ｍ位（ｍ＋１）ビットとが一致したとき
の検出信号５Ｄ−１が送出される（但しｍ、ｐは任意の
正数）、またメモリ１３からは、下位（ｎ＋１）ビー、
トの同期パターンから入力データＩＯの下位（ｎ＋１）
ビットが１ビツトだけ異なるときの検出信号ＥＤ−２１
，１または２ビツトだけ異なるときの検出信号ＥＤ−２
２，，，１ないしｑビットだけ異なるときの検出信号Ｅ
Ｄ−２ｑ、、、１ないしｍビットだけ異なる検出信号Ｅ
Ｄ−２ｍおよび下位（ｎ＋１）ビットの同期パターンと
入力データＩＯの下位（ｎ＋１）ビットとが一致したと
きの検出信号５Ｄ−２が送出される（但しｎ、ｑは任意
の正数）。
および−１−位（ｍ＋１）ビットの同期パターンと入力
データＩＯの４ｍ位（ｍ＋１）ビットとが一致したとき
の検出信号５Ｄ−１が送出される（但しｍ、ｐは任意の
正数）、またメモリ１３からは、下位（ｎ＋１）ビー、
トの同期パターンから入力データＩＯの下位（ｎ＋１）
ビットが１ビツトだけ異なるときの検出信号ＥＤ−２１
，１または２ビツトだけ異なるときの検出信号ＥＤ−２
２，，，１ないしｑビットだけ異なるときの検出信号Ｅ
Ｄ−２ｑ、、、１ないしｍビットだけ異なる検出信号Ｅ
Ｄ−２ｍおよび下位（ｎ＋１）ビットの同期パターンと
入力データＩＯの下位（ｎ＋１）ビットとが一致したと
きの検出信号５Ｄ−２が送出される（但しｎ、ｑは任意
の正数）。
メモリ１４はメモリ１２およびメモリ１３からそれぞれ
ＥＤ−１１，ＥＤ−１２、、。
ＥＤ−１１，ＥＤ−１２、、。
ＥＤ−１ｐ、、、ＥＤ−Ｉｎ、５Ｄ−１およびＥＤ−２
１、ＥＤ−２２，、、ＥＤ−２ｑ、、。
１、ＥＤ−２２，、、ＥＤ−２ｑ、、。
ＥＤ−２ｎ、５Ｄ−２（７）検出信号を受は取り、第３
図のメモリ１０と同様の検出信号ＥＤ−１゜ＥＤ−２，
、、ＥＤ−ｐ、、、ＥＤ−ｑ、、。
図のメモリ１０と同様の検出信号ＥＤ−１゜ＥＤ−２，
、、ＥＤ−ｐ、、、ＥＤ−ｑ、、。
ＥＤ〜（ｍ＋ｎ＋１）およびＳＤに変換する。検出信号
ＥＤ−１、ＥＤ−２、、、ＥＤ −（ｍ＋ｎ＋１）は、
使用システムの必要度に応じてスイッチ１５で切り替え
られ、出力Ｉ７ として送出され使用される。なお、メ
モリ１４には、５Ｄ−１とＳＤ〜２とを処理しＳＤを出
力するための論理メモリと、ＥＤ−１１、ＥＤ−１２，
、。
ＥＤ−１、ＥＤ−２、、、ＥＤ −（ｍ＋ｎ＋１）は、
使用システムの必要度に応じてスイッチ１５で切り替え
られ、出力Ｉ７ として送出され使用される。なお、メ
モリ１４には、５Ｄ−１とＳＤ〜２とを処理しＳＤを出
力するための論理メモリと、ＥＤ−１１、ＥＤ−１２，
、。
ＥＤ−１ｍとＥＤ−２１，ＥＤ−２２，、。
ＥＤ−２ｎとを処理しＥＤ−１，ＥＤ−２，、。
ＥＤ−（ｍ＋ｎ＋１）を出力するための他の論理メモリ
とが包有されている。
とが包有されている。
以下第１図実施例と同様であるので説明を省略する。
上述においてはメモリを１〜３個使用した場合であるが
、必要に応じてメモリの個数を増加せしめてもよい。
、必要に応じてメモリの個数を増加せしめてもよい。
［発明の効果］
上述より明らかな如く本発明は入力データが同期パター
ンから一部ビット内で不一致である限り不一致カウンタ
の計数入力を阻１１二しているので、伝送路における微
小誤りの発生による同期信号を同期信号でないと誤認す
る確率を低下せしめることができひいては同期保護動作
を効率化できる効果を有する。
ンから一部ビット内で不一致である限り不一致カウンタ
の計数入力を阻１１二しているので、伝送路における微
小誤りの発生による同期信号を同期信号でないと誤認す
る確率を低下せしめることができひいては同期保護動作
を効率化できる効果を有する。
第１図は本発明の一実施例の概略回路図、第２図（ａ）
（ｂ）は同動作説ｒＪＪ図、第３図は回能の実施例の
部分概略回路図、第４図は同更に他の実施例の部分概略
回路図、第５図および第６図は従来例の説明図である。 １：同期パターン検出回路 ２：反転回路 ３：不一致カウンタ４ニー・致カ
ウンタ ５：フリップフロップ６：論Ｊ！！！蹟回路
７：論理和回路８：同期エラパターン検出回路 ９：ゲート回路 １Ｏ１１２〜１４：メモリ １１．１５ニスイー、チ
（ｂ）は同動作説ｒＪＪ図、第３図は回能の実施例の
部分概略回路図、第４図は同更に他の実施例の部分概略
回路図、第５図および第６図は従来例の説明図である。 １：同期パターン検出回路 ２：反転回路 ３：不一致カウンタ４ニー・致カ
ウンタ ５：フリップフロップ６：論Ｊ！！！蹟回路
７：論理和回路８：同期エラパターン検出回路 ９：ゲート回路 １Ｏ１１２〜１４：メモリ １１．１５ニスイー、チ
Claims (1)
- 入力データが同期パターンと不一致であるビット数を計
数する不一致カウンタと、入力データが周期パターンと
一定ビット内で不一致である限り前記不一致カウンタの
計数動作を阻止するゲート回路と、入力データが周期パ
ターンから一定ビット内で不一致か否かを検出し前記ゲ
ート回路を制御する回路とを備えてなることを特徴とす
る同期保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271944A JPS62131638A (ja) | 1985-12-03 | 1985-12-03 | 同期保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271944A JPS62131638A (ja) | 1985-12-03 | 1985-12-03 | 同期保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131638A true JPS62131638A (ja) | 1987-06-13 |
Family
ID=17507003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271944A Pending JPS62131638A (ja) | 1985-12-03 | 1985-12-03 | 同期保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131638A (ja) |
-
1985
- 1985-12-03 JP JP60271944A patent/JPS62131638A/ja active Pending
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