JPH0126097B2 - - Google Patents
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- JPH0126097B2 JPH0126097B2 JP57090620A JP9062082A JPH0126097B2 JP H0126097 B2 JPH0126097 B2 JP H0126097B2 JP 57090620 A JP57090620 A JP 57090620A JP 9062082 A JP9062082 A JP 9062082A JP H0126097 B2 JPH0126097 B2 JP H0126097B2
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- JP
- Japan
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- pipeline
- test
- bus
- latch
- arithmetic unit
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- 238000012360 testing method Methods 0.000 claims description 33
- 238000010998 test method Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
Description
【発明の詳細な説明】
本発明は、パイプライン演算装置のテスト方式
に関し、特に大規模集積回路(以下LSIと称す)
などで構成される1チツプのパイプライン演算装
置のテスト方式に関する。
に関し、特に大規模集積回路(以下LSIと称す)
などで構成される1チツプのパイプライン演算装
置のテスト方式に関する。
パイプライン演算装置はパイプラインバスによ
り直列に接続された複数のパイプライン段を有
し、入力端から与えられたデータが各パイプライ
ン段で処理され、パイプライン・サイクルごとに
パイプライン・ラツチをシフトしていくことで処
理が実行され、結果が最終出力端に到達する。従
つてこのようなパイプライン演算装置の機能を試
験する場合、与えられたテスト用入力セツトに対
して期待される出力値が得られることを確認する
必要がある。しかし、パイプライン演算装置内の
結果は、順序回路を通過して出力に情報となつて
現われるので、逆に出力された結果から内部の様
子を推測することは困難である。しかも、パイプ
ライン演算装置がLSIチツプで構成されている場
合、内部とくに任意のパイプライン段を個別に解
析することは極めて困難である。
り直列に接続された複数のパイプライン段を有
し、入力端から与えられたデータが各パイプライ
ン段で処理され、パイプライン・サイクルごとに
パイプライン・ラツチをシフトしていくことで処
理が実行され、結果が最終出力端に到達する。従
つてこのようなパイプライン演算装置の機能を試
験する場合、与えられたテスト用入力セツトに対
して期待される出力値が得られることを確認する
必要がある。しかし、パイプライン演算装置内の
結果は、順序回路を通過して出力に情報となつて
現われるので、逆に出力された結果から内部の様
子を推測することは困難である。しかも、パイプ
ライン演算装置がLSIチツプで構成されている場
合、内部とくに任意のパイプライン段を個別に解
析することは極めて困難である。
本発明は、パイプライン演算装置に好適なテス
ト方式を提供するものである。とくくに、パイプ
ライン方式のLSIチツプの不良解析、内部状態の
トレース更にはテスタビリテイを改善するテスト
方式を提供するものである。
ト方式を提供するものである。とくくに、パイプ
ライン方式のLSIチツプの不良解析、内部状態の
トレース更にはテスタビリテイを改善するテスト
方式を提供するものである。
本発明は、パイプラインラツチを夫々の入力部
に有する複数のパイプライン段をパイプラインバ
スで直列に接続したパイプライン演算装置におい
て、パイプラインバスとは独立にテストバスを設
け、このテストバスを用いて任意の段のパイプラ
インラツチを選択し、そこからテストデータを与
えたり、あるいはテスト結果を読み出すことがで
きるようにしたことを特徴とする。
に有する複数のパイプライン段をパイプラインバ
スで直列に接続したパイプライン演算装置におい
て、パイプラインバスとは独立にテストバスを設
け、このテストバスを用いて任意の段のパイプラ
インラツチを選択し、そこからテストデータを与
えたり、あるいはテスト結果を読み出すことがで
きるようにしたことを特徴とする。
次に図面を参照して本発明の一実施例について
説明する。
説明する。
第1図は本発明の基本構成を示す要部ブロツク
図である。パイプライン演算装置の入力端1から
初段のパイプライン・ラツチ2、次段のパイプラ
イン・ラツチ3、さらに次のパイプライン・ラツ
チ4を有し、夫々の間に処理実行ユニツト5,6
が介在され、結果は出力端7から取り出される。
これらのラツチや処理実行ユニツトはパイプライ
ンバスで直列に接続されるが、これとは別にテス
ト用のバス8が設けられている。同図では、テス
トバス8は、入力端1および出力端7に接続可能
で、さらにこのテストバス8を通じテストのため
の制御データ及びテストデータの設定、各ラツチ
A〜Fの個別指定(アドレス転送)並びにテスト
結果の読出しを行うことができる。実行ユニツト
5,6は組合せ回路と順序回路から構成されてい
る。隣接するパイプラインラツチ間には、3Bか
ら4Eに見られるように、入力されたデータがそ
の間のパイプライン段で処理されずに単に転送さ
れるだけのパスも存在する。処理がなくとも全て
のデータに対してパイプライン・サイクル分のラ
ツチを配する必要があるのがパイプライン演算装
置の特徴である。更に処理実行ユニツト5,6に
見るように処理によつてデータ量(語長)が増減
する場合もある。一般的に、内部のパイプライ
ン・ラツチのビツト長は入出力端1,7のビツト
長よりも長い場合が多い。同図において、3Bと
4Eとの間のように、単にデータが通過するだけ
の場所の機能をテストするには、固定化された
(予めわかつている)コードを3Bから4Eに転
送することによつて十分チエツク可能である。従
つて、テスト時には3Bの代わりに読出し専用メ
モリかPLAを用いて、そこに予め定められてい
るテストデータを転送すればよい。そのアドレス
はテストバス8から直接与えることもできれば、
テストバスから与えられたアドレスを制御、修飾
してメモリかPLAをアクセスしてもよい。一方、
機能ブロツク(実行ユニツト)6をテストするた
めには3C,3Dに多くのコードをセツトする必
要がある。この場合には入力端子1からテストバ
ス8を介して直接3Cおよび3Dにコードを設定
する。ここで、3C,3Dの語長が入力端に1回
に与えることができるコードの語長に比して長い
場合、分割してコードをテストバス8に送ること
によつて長い語長を設定することができる。実行
ユニツト6が順序回路を含む場合、テストバス8
を介して分割してコードを設定する間に状態が遷
移する。これを避ける手段としてテスト時にはパ
イプラインサイクルを外部から制御する。具体的
には、すべてのコードが設定された後、コードが
有効であることを示す情報を与え、この情報によ
つて実行ユニツト6に有効コードの設定完了を知
らせるようにすればよい。
図である。パイプライン演算装置の入力端1から
初段のパイプライン・ラツチ2、次段のパイプラ
イン・ラツチ3、さらに次のパイプライン・ラツ
チ4を有し、夫々の間に処理実行ユニツト5,6
が介在され、結果は出力端7から取り出される。
これらのラツチや処理実行ユニツトはパイプライ
ンバスで直列に接続されるが、これとは別にテス
ト用のバス8が設けられている。同図では、テス
トバス8は、入力端1および出力端7に接続可能
で、さらにこのテストバス8を通じテストのため
の制御データ及びテストデータの設定、各ラツチ
A〜Fの個別指定(アドレス転送)並びにテスト
結果の読出しを行うことができる。実行ユニツト
5,6は組合せ回路と順序回路から構成されてい
る。隣接するパイプラインラツチ間には、3Bか
ら4Eに見られるように、入力されたデータがそ
の間のパイプライン段で処理されずに単に転送さ
れるだけのパスも存在する。処理がなくとも全て
のデータに対してパイプライン・サイクル分のラ
ツチを配する必要があるのがパイプライン演算装
置の特徴である。更に処理実行ユニツト5,6に
見るように処理によつてデータ量(語長)が増減
する場合もある。一般的に、内部のパイプライ
ン・ラツチのビツト長は入出力端1,7のビツト
長よりも長い場合が多い。同図において、3Bと
4Eとの間のように、単にデータが通過するだけ
の場所の機能をテストするには、固定化された
(予めわかつている)コードを3Bから4Eに転
送することによつて十分チエツク可能である。従
つて、テスト時には3Bの代わりに読出し専用メ
モリかPLAを用いて、そこに予め定められてい
るテストデータを転送すればよい。そのアドレス
はテストバス8から直接与えることもできれば、
テストバスから与えられたアドレスを制御、修飾
してメモリかPLAをアクセスしてもよい。一方、
機能ブロツク(実行ユニツト)6をテストするた
めには3C,3Dに多くのコードをセツトする必
要がある。この場合には入力端子1からテストバ
ス8を介して直接3Cおよび3Dにコードを設定
する。ここで、3C,3Dの語長が入力端に1回
に与えることができるコードの語長に比して長い
場合、分割してコードをテストバス8に送ること
によつて長い語長を設定することができる。実行
ユニツト6が順序回路を含む場合、テストバス8
を介して分割してコードを設定する間に状態が遷
移する。これを避ける手段としてテスト時にはパ
イプラインサイクルを外部から制御する。具体的
には、すべてのコードが設定された後、コードが
有効であることを示す情報を与え、この情報によ
つて実行ユニツト6に有効コードの設定完了を知
らせるようにすればよい。
次に機能ブロツク5のテストでは前者と同じ方
法で2Aに設定されたコードでチエツクされるが
結果は、3B,3C,3Dに出力される。更にそ
の情報がパイプライン・ラツチ4に到達して出力
端子7より観察可能であるが、ラツチ3,4間に
故障が存在するときトレースしにくいので、パイ
プラインラツチ3から直接結果を取り出せるよう
に、ラツチ3の結果を時分割でテストバス8を介
し出力端7に出力する回路を付加する。これによ
り、ブロツク5の結果を個別に確認できる。
法で2Aに設定されたコードでチエツクされるが
結果は、3B,3C,3Dに出力される。更にそ
の情報がパイプライン・ラツチ4に到達して出力
端子7より観察可能であるが、ラツチ3,4間に
故障が存在するときトレースしにくいので、パイ
プラインラツチ3から直接結果を取り出せるよう
に、ラツチ3の結果を時分割でテストバス8を介
し出力端7に出力する回路を付加する。これによ
り、ブロツク5の結果を個別に確認できる。
以上、説明したようにパイプライン演算装置に
おいて、パイプラインバスとは独立にテストバス
を配し、このテストバスと各ラツチとを結合でき
るようにして、任意の段を個別にテストすること
ができる。さらに、パイプライン・ラツチの横に
固定データを発生できる読出し専用メモリ或いは
PLAを配し、テストバスよりそのアドレスを設
定する機能、任意のパイプラインラツチ間を切
り、任意のパイプライン段の出力をテストバスを
介して出力端に引き出す機能、直接データを設定
する機能、外部からパイプライン・サイクルを制
御する機能を付加することで試験性、観測性、ト
レース性に優れた装置を構成するのに効果があ
り、特にLSIでは効果が著しい。
おいて、パイプラインバスとは独立にテストバス
を配し、このテストバスと各ラツチとを結合でき
るようにして、任意の段を個別にテストすること
ができる。さらに、パイプライン・ラツチの横に
固定データを発生できる読出し専用メモリ或いは
PLAを配し、テストバスよりそのアドレスを設
定する機能、任意のパイプラインラツチ間を切
り、任意のパイプライン段の出力をテストバスを
介して出力端に引き出す機能、直接データを設定
する機能、外部からパイプライン・サイクルを制
御する機能を付加することで試験性、観測性、ト
レース性に優れた装置を構成するのに効果があ
り、特にLSIでは効果が著しい。
第1図は本発明の基本構成を示すブロツク図で
1……入力端子、2……パイプライン・ラツ
チ、3,4……パイプライン・ラツチ、5,6…
…処理実行機能ブロツク、7……出力端子、8…
…テストバス構造。
チ、3,4……パイプライン・ラツチ、5,6…
…処理実行機能ブロツク、7……出力端子、8…
…テストバス構造。
Claims (1)
- 1 パイプライン・ラツチを夫々の入力部に有す
るパイプライン段をパイプラインバスで複数個直
列に接続したパイプライン演算装置のテスト方式
において、パイプラインバスとは独立にテストバ
スを配置し、該テストバスを用いて任意の段のパ
イプライン・ラツチを選択し、そこにテストコー
ドを当該テストバスを用いてセツトしたり、ある
いはそこからテスト結果を取り出すようにしたこ
とを特徴とするパイプライン演算装置テスト方
式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57090620A JPS58207152A (ja) | 1982-05-28 | 1982-05-28 | パイプライン演算装置テスト方式 |
EP83303113A EP0095928B1 (en) | 1982-05-28 | 1983-05-31 | Pipeline processing apparatus having a test function |
US06/499,705 US4658354A (en) | 1982-05-28 | 1983-05-31 | Pipeline processing apparatus having a test function |
DE8383303113T DE3379610D1 (en) | 1982-05-28 | 1983-05-31 | Pipeline processing apparatus having a test function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57090620A JPS58207152A (ja) | 1982-05-28 | 1982-05-28 | パイプライン演算装置テスト方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58207152A JPS58207152A (ja) | 1983-12-02 |
JPH0126097B2 true JPH0126097B2 (ja) | 1989-05-22 |
Family
ID=14003527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57090620A Granted JPS58207152A (ja) | 1982-05-28 | 1982-05-28 | パイプライン演算装置テスト方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4658354A (ja) |
EP (1) | EP0095928B1 (ja) |
JP (1) | JPS58207152A (ja) |
DE (1) | DE3379610D1 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR102508309B1 (ko) * | 2018-04-23 | 2023-03-10 | 에스케이하이닉스 주식회사 | 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-05-28 JP JP57090620A patent/JPS58207152A/ja active Granted
-
1983
- 1983-05-31 US US06/499,705 patent/US4658354A/en not_active Expired - Lifetime
- 1983-05-31 EP EP83303113A patent/EP0095928B1/en not_active Expired
- 1983-05-31 DE DE8383303113T patent/DE3379610D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0095928A3 (en) | 1985-01-30 |
JPS58207152A (ja) | 1983-12-02 |
DE3379610D1 (en) | 1989-05-18 |
EP0095928B1 (en) | 1989-04-12 |
EP0095928A2 (en) | 1983-12-07 |
US4658354A (en) | 1987-04-14 |
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