JPH08185336A - マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 - Google Patents

Abstract

(57)【要約】 【目的】マイクロプロセッサに比較的少ないハードウエ
アを追加することにより、高速なプロセッサに対して充
分なデバッグ機能を提供する。 【構成】マイクロプロセッサ１０中に、デバッグ機能の
一部分を受け持つデバッグモジュール３０を設け、これ
をプロセッサ外のデバッグツール６０と接続する。デバ
ッグモードにおいては、プロセッサ中のプロセッサコア
２０がデバッグモジュール３０を介してデバッグツール
６０内のモニタプログラムをアクセスし実行する。ノー
マルモードでは、プロセッサコア２０がユーザプログラ
ムを実行中、デバッグモジュール３０はトレース情報を
取得してデバッグツールに送るとともに、ブレークポイ
ントに関する処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
を応用したシステムのデバッグを行なうデバッグシステ
ムに関する。

【０００２】

【従来技術】図１に従来例１を示す。従来例１は、一般
にＲＯＭモニタと呼ばれるデバッグシステムである。ユ
ーザターゲットシステム７０上に、ホストコンピュータ
９０と接続するためのシリアルインターフェース８０を
用意し、メモリ４０中に、モニタプログラム４１を格納
しておく。マイクロプロセッサ１０は、このモニタプロ
グラム４１を走らせることにより、Ｉ／Ｏ５０、メモリ
４０、レジスタ１１にアクセスする。さらにソフトウエ
アブレイク命令を使用して、ユーザプログラムの実行制
御を行なう。

【０００３】図２に従来例２を示す。ユーザターゲット
システム７０上のマイクロプロセッサ１０中に、デバッ
グツール１００との通信に必要なシリアルインターフェ
ース１２と、デバッグツール１００から送られてきた電
気信号を解釈して実行するシーケンサ１３を内蔵する。
シーケンサ１３は、送られてきた信号に従って、ユーザ
プログラムの実行を一時停止し、レジスタ１１にアクセ
スしたり、バスコントローラ１４を使用して、メモリ４
０やＩ／Ｏ５０にアクセスする。さらに、ハードウエア
ブレークポイントや、ソフトウエアブレーク命令を使用
して、ユーザプログラムの実行制御を行う。シリアルイ
ンターフェース１２からの信号は、直接には、ホストコ
ンピュータ９０に接続できないことが多いので、デバッ
グツール１００が、ホストコンピュータ９０からのコマ
ンドをマイクロプロセッサ１０に接続できる電気信号に
変換したり、またマイクロプロセッサ１０からの信号を
ホストコンピュータ９０が理解できるデータ形式に変換
する。

【０００４】図３に従来例３を示す。従来例３は一般に
インサーキットエミュレータと呼ばれるデバッグシステ
ムである。デバッグ時には、ユーザターゲットボードシ
ステム７０上のマイクロプロセッサ１０を取り外すか、
または無効にし、この部分にデバッグツール１１０のプ
ローブを接続して、デバッグ用マイクロプロセッサ１２
０を代わりに動作させる。デバッグ用マイクロプロセッ
サ１２０は、デバッグツール上のモニタプログラムメモ
リ１３０に格納されているモニタプログラムを実行する
ことにより、ユーザプログラムの実行を制御したり、メ
モリ４０上のデータにアクセスしたり、Ｉ／Ｏ５０をア
クセスする。また、デバッグ用マイクロプロセッサ１２
０は、あたかもマイクロプロセッサ１０が実行している
かのように、ユーザターゲットシステム上のメモリ４０
に格納されているプログラムを実行する。また、デバッ
グツール１１０は、トレースメモリ１４０を有し、デバ
ッグ用マイクロプロセッサ１２０のプロセッサバスの状
態をトレースすることができる。デバッグ用マイクロプ
ロセッサ１１０は、マイクロプロセッサ１０からは得ら
れないトレース情報を出力する。これにより、プロセッ
サバスからだけではトレースできないプロセッサの内部
状態の一部がトレース可能になる。

【０００５】図４に従来例４を示す。従来例４は、一般
にプリプロセッサと呼ばれているデバッグシステムであ
る。ユーザターゲットシステム７０上のマイクロプロセ
ッサ１０のプロセッサバス９０に、ロジックアナライザ
１５０のプローブを接続することにより、マイクロプロ
セッサ１０のメモリ４０やＩ／Ｏ５０に対するアクセス
をトレースすることができる。

【０００６】なお、図１ないし図４を用いて説明した従
来例の具体的な動作や回路構成は当業者には周知である
ため、これ以上詳細な説明はここでは与えない。

【０００７】

【発明が解決しようとする課題】従来例１では、モニタ
プログラムをユーザメモリ上で走らせるため、ユーザの
ユーザターゲットシステムのメモリシステムの動作が完
全でない場合にモニタ自身が安定して動作しない場合が
あった。また、ターゲットシステムのメモリ量に余裕が
ない場合、モニタが占有するアドレス空間が確保できな
いことがあった。さらに、モニタモードへ入るためにユ
ーザの割込みの一部を使用しなければならないので、プ
ログラムの種類によってはデバッグが不可能なことがあ
った。また、あらかじめユーザターゲット上にシリアル
インターフェースの回路を実装しなければならないな
ど、デバッグ後は使用しないかもしれない回路をターゲ
ットシステムに設ける必要があった。また、デバッグの
ためのハードウエアブレークポイント等の資源をもって
いないので、デバッグ機能が貧弱であり、トレースも取
れなかった。

【０００８】従来例２では、シーケンサをマイクロプロ
セッサに内蔵し、さらに、シーケンサがレジスタにアク
セスするため、デバッグツールとの接続のためのロジッ
ク回路が複雑になり、チップ上での面積も大きくなっ
た。また、レジスタの追加などが発生した場合、シーケ
ンサを変更しなければならないので、変更のための作業
が大きかった。さらに、この従来例でもトレースは取れ
なかった。

【０００９】従来例３では、ユーザターゲット上のマイ
クロプロセッサのすべてのピンにデバッグツールを接続
するため、プローブが高価になり、しかもプローブの接
触が不安定になることが多かった。また、ターゲット上
のメモリにアクセスする場合とデバッグツール内のモニ
タメモリにアクセスする場合とで、高速にバスを切替え
なければならないため、動作周波数の高いプロセッサで
は実現が困難であった。派生品のマイクロプロセッサが
ある場合には、パッケージやピンの数、位置が異なるた
めに、本質的には同じデバッグツールが使用できるにも
関わらず、プローブを派生品ひとつひとつに対して別の
デバッグツールを用意しなければならなかった。また、
プローブを接続することにより、ユーザターゲットで使
用する信号にも影響を与え、ユーザターゲットの動作そ
のものを不安定にする場合があった。

【００１０】従来例４では、トレースに関しては、高速
のプロセッサに対しても有効であるが、内蔵キャッシュ
メモリを持つプロセッサでは、キャッシュにヒットして
いる場合のトレースは取れなかった。また、内部にキュ
ーを持つプロセッサの場合は、フェッチされた命令が実
行されたかどうかを判別できなかった。また、ユーザプ
ログラムの実行制御機能はなく、ユーザメモリやＩ／Ｏ
の内容を参照したりすることはできなかった。

【００１１】

【課題を解決するための手段】従来例１の問題を解決す
るために、本発明では、モニタメモリをデバッグツール
内に格納し、デバッグツール専用の信号を使ってモニタ
プログラムを動作させ、デバッグツール専用の割込みを
用意し、ハードウエアブレーク機能をマイクロプロセッ
サに内蔵した。

【００１２】従来例２の問題を解決するために、本発明
では、モニタプログラムを使用してレジスタ、ユーザメ
モリ、Ｉ／Ｏにアクセスする。

【００１３】従来例３の問題を解決するために、本発明
では、デバッグツール内のモニタメモリでモニタプログ
ラムを走らせるためのロジック回路、ハードウエアブレ
ークポイントを含む実行制御を行なうためのロジック回
路、及び実行された命令のＰＣ情報を出力するためのロ
ジック回路をマイクロプロセッサに内蔵した。また、デ
バッグツールとの接続専用のピンをマイクロプロセッサ
に用意し、これらのピンだけをデバッグツールと接続し
た。さらにモニタプログラム実行中だけ出力されるクロ
ックの周波数を下げる機能を付け加えた。

【００１４】従来例４の問題を解決するために、本発明
では、デバッグツール内のモニタメモリでモニタプログ
ラムを走らせるためのロジック回路、ハードウエアブレ
ークポイントを含む実行制御を行なうためのロジック回
路、及び実行された命令のＰＣ情報を出力するためのロ
ジック回路をマイクロプロセッサに内蔵した。

【００１５】

【実施例】以下に図面を用いて本発明をアドレス３２ビ
ット、データバス３２ビットのプロセッサコアを内蔵す
るマイクロプロセッサに適用した場合の実施例を示す。
なお、図面及び以下の説明中、信号名に付加されたアス
タリスク(*)は、その信号が負論理であることを表す。

【００１６】＜デバッグシステム全体の説明＞図５に本
発明の一実施例のデバッグシステムの構成図を示す。デ
バッグシステムは、ユーザターゲットシステム７０とデ
バッグツール６０からなる。ユーザターゲットシステム
７０は、デバッグ機能を内蔵したマイクロプロセッサ１
０、メモリ４０、Ｉ／Ｏ５０から構成される。マイクロ
プロセッサ１０は、プロセッサコア２０とデバッグモジ
ュール３０から構成される。プロセッサコア２０は、プ
ロセッサバス２０を介して、メモリ４０やＩ／Ｏ５０を
アクセスし、プログラムを実行する。また、プロセッサ
コア２０は、内部デバッグインターフェース１５と内部
プロセッサバス１６によって、デバッグモジュール３０
と接続されている。デバッグモジュール３０は、外部デ
バッグインターフェース７１によって、デバッグツール
６０と接続されている。

【００１７】＜実行モードの説明＞デバッグシステムに
は、モニタプログラムを実行しているデバッグモード
と、ユーザプログラムを実行しているノーマルモードの
２つの実行モードがある。

【００１８】〔デバッグモードの説明〕プロセッサコア
２０において、デバッグ例外、あるいはデバッグリセッ
トが発生すると、デバッグ例外のベクタアドレス、ある
いはデバッグリセットのベクタアドレスへジャンプし、
デバッグモードに入る。これらのベクタアドレスに対応
するメモリは、デバッグツール６０上に置かれている。
プロセッサコア２０は、デバッグモジュール３０を介し
て、デバッグツール６０上のモニタプログラムを実行す
る。モニタプログラムでは、メモリ、Ｉ／Ｏ、及びレジ
スタのリードやライト、ハードウエアブレークポイント
の設定、ユーザプログラムの実行開始アドレスの指定な
どの実行制御機能を実現する。プロセッサコア２０がノ
ーマルモードへの復帰命令を実行することによって、ノ
ーマルモードへ復帰し、ユーザプログラムの実行を開始
あるいは再開する。

【００１９】〔ノーマルモードの説明〕ノーマルモード
では、デバッグシステムは、ユーザプログラムを実行す
る。ノーマルモードでは、外部デバッグインターフェー
ス７１にＰＣ(program counter)情報が出力される。デ
バッグシステムは、ハードウエアブレーク、ソフトウエ
アブレーク、デバッグ割込み、デバッグリセットなどに
よって、プロセッサコア２０へデバッグ例外またはデバ
ッグリセットを要求し、デバッグモードへ制御を移す。

【００２０】＜デバッグモジュールの機能の概略説明＞
以下に、デバッグモードで有効なシリアルモニタバス機
能と、ノーマルモードで有効な、ＰＣトレース機能、ト
レーストリガ機能、ハードウエアブレーク機能、ソフト
ウエアブレーク機能、デバッグ割込み機能、デバッグリ
セット機能、及びマスク機能について、説明する。

【００２１】〔シリアルモニタバス機能の説明〕シリア
ルモニタバス機能は、プロセッサコア２０がモニタ専用
のアドレス領域をアクセスしている場合に、デバッグ専
用のピンを通るシリアル伝送経路を通じてデバッグツー
ル６０内のモニタメモリにアクセスすることによって実
現される。モニタ専用メモリ以外の領域をアクセスする
場合には、通常のプロセッサバスを通じたアクセスが行
なわれる。これにより、モニタは、ユーザターゲットシ
ステム上のメモリやＩ／Ｏもアクセスできる。なお、以
下の実施例ではシリアルモニタバスのビット幅は１ビッ
トであるが、マイクロプロセッサのピンをこのバスのた
めにもっと多く使用できる場合には、複数ビット幅にす
ることもできる。

【００２２】〔ＰＣトレース機能の説明〕ＰＣトレース
機能は、プロセッサコア２０がユーザプログラムを実行
している時に、そのプログラムカウンタＰＣの値をトレ
ースする機能である。プロセッサコア２０がメモリ４０
上のユーザプログラムを実行しているときに、そのＰＣ
トレース情報を内部デバッグインターフェース１５へ出
力し、デバッグモジュール３０がその情報を入力して情
報を加工した後、外部デバッグインターフェース７１を
介して、デバッグツール６０へ出力することによって実
現される。

【００２３】〔トレーストリガ機能の説明〕トレースト
リガ機能には、命令アドレストレーストリガ、データア
ドレスブレーク、及びプロセッサバストレーストリガの
３種類がある。命令アドレストレーストリガ機能は、プ
ロセッサコア２０が内部デバッグインターフェースに出
力する命令実行アドレスの値を、デバッグモジュール３
０内のレジスタに設定されているアドレスの値と比較
し、それらが一致した時に、トレーストリガが発生した
ことを外部デバッグインターフェース７１を介して、デ
バッグツール６０へ伝達することによって、実現され
る。データアドレストレーストリガ機能は、プロセッサ
コア２０が内部デバッグインターフェースに出力するデ
ータアクセスアドレスの値を、デバッグモジュール３０
内のレジスタに設定されているアドレスの値と比較し、
それらが一致した時に、トレーストリガが発生したこと
を外部デバッグインターフェース７１を介してデバッグ
ツール６０へ伝達することによって、実現される。プロ
セッサバストレーストリガ機能は、プロセッサコア２０
がプロセッサバスに出力するデータアクセスアドレス及
びそのデータの値を、デバッグモジュール３０内のレジ
スタに設定されているアドレス及びデータの値と比較
し、それらが一致した時に、トレーストリガが発生した
ことを外部デバッグインターフェース７１を介してデバ
ッグツール６０へ伝達することによって、実現される。

【００２４】〔ハードウエアブレーク機能の説明〕ハー
ドウエアブレーク機能には、命令アドレスブレーク、デ
ータアドレスブレーク、及びプロセッサバスブレークの
３種類がある。命令アドレスブレーク機能は、プロセッ
サコア２０が内部デバッグインターフェースに出力する
命令実行アドレスの値を、デバッグモジュール３０内の
レジスタに設定されているアドレスの値と比較し、それ
らが一致した時に、デバッグ例外をプロセッサコア２０
へ要求することによって、実現される。データアドレス
ブレーク機能は、プロセッサコア２０が内部デバッグイ
ンターフェースに出力するデータアクセスアドレスの値
を、デバッグモジュール３０内のレジスタに設定されて
いるアドレスの値と比較し、それらが一致した時に、デ
バッグ例外をプロセッサコア２０へ要求することによっ
て、実現される。プロセッサバスブレーク機能は、プロ
セッサコア２０がプロセッサバスに出力するデータアク
セスアドレス及びそのデータの値を、デバッグモジュー
ル３０内のレジスタに設定されているアドレス及びデー
タの値と比較し、それらが一致した時に、デバッグ割込
みをプロセッサコア２０へ要求することによって、実現
される。

【００２５】〔ソフトウエアブレーク機能の説明〕ソフ
トウエアブレーク機能は、プロセッサコア２０がソフト
ウエアブレーク命令を実行することによりデバッグ例外
を発生するものである。これにより、デバッグモードへ
移行する。

【００２６】〔デバッグ割込み機能の説明〕デバッグ割
込み機能は、プロセッサ２０のデバッグ割込み信号をア
サートすることにより、プロセッサ２０がデバッグ例外
を発生する機能である。これにより、デバッグモードへ
移行する。

【００２７】〔デバッグリセット機能の説明〕デバッグ
リセット機能は、プロセッサ２０のデバッグリセット信
号をアサートすることにより、プロセッサ２０がデバッ
グリセットを発生する機能である。これにより、プロセ
ッサ２０とデバッグモジュール３０の内部状態が初期化
され、プロセッサコア２０はデバッグモードとなり、デ
バッグリセットのベクタアドレスからプログラムの実行
を開始する。

【００２８】〔マスク機能の説明〕マスク機能は、設定
に従って、ノーマルモード中のユーザ割込みをマスクし
たり、デバッグモード中のユーザリセットをマスクした
りする。

【００２９】＜デバッグモジュールの全体構成の詳細説
明＞次にデバッグモジュール３０について、さらに詳し
く説明する。

【００３０】図６にデバッグモジュール３０の内部ブロ
ックを示す。デバッグモジュール３０には、命令／デー
タアドレスブレーク回路３１、ＰＣトレース回路３２、
プロセッサバスブレーク回路３３、シリアルモニタバス
回路３４、レジスタ回路３５、外部インターフェース回
路３６、分周回路３７が設けられている。

【００３１】ＰＣトレース回路３２は、プロセッサコア
２０と内部デバッグインターフェース１５で接続されて
いる。プロセッサ２０から出力される、実行された命令
のＰＣ情報を入力し、その情報を加工して、外部インタ
ーフェース回路３６へ出力する。

【００３２】命令／データアドレスブレーク回路３１
は、プロセッサコア２０と内部デバッグインターフェー
ス１５で接続されている。プロセッサコア２０から出力
される命令アドレスを入力し、その値がレジスタ回路３
５内に設定されている命令アドレスと一致した場合、命
令アドレスブレークの使用が設定されていれば、プロセ
ッサコア２０へ命令アドレスブレーク例外を要求する。
このとき、トレーストリガの使用が設定されていれば、
トリガが発生したことをＰＣトレース回路３２へ通知す
る。

【００３３】また、プロセッサコア２０から出力される
データアドレスを入力し、その値がレジスタ回路３５内
に設定されているデータアドレスと一致した場合、デー
タアドレスブレークの使用が設定されていれば、プロセ
ッサコア２０へデータアドレスブレーク例外を要求す
る。このとき、トレーストリガの使用が設定されていれ
ば、トリガが発生したことをＰＣトレース回路３２へ通
知する。ブレークまたはトレーストリガの使用は、レジ
スタ回路３５内の当該レジスタの当該ビットの値によっ
て設定される。

【００３４】プロセッサバスブレーク回路３３は、内部
プロセッサバス１６を介して、プロセッサコア２０と接
続されている。データは、ビット毎にマスクをすること
ができる。この回路は、プロセッサバス上のバスサイク
ルを監視し、レジスタ回路３５に設定されたアドレス及
びデータと、発生したバスサイクルのアドレス及びデー
タが一致すると、プロセッサコア２０へ例外を要求す
る。このとき、トレーストリガの使用が設定されていれ
ば、トリガが発生したことをＰＣトレース回路３２へ通
知する。

【００３５】シリアルモニタバス回路３４は、内部プロ
セッサバス１６を介してプロセッサコア２０と接続さ
れ、プロセッサコア２０がデバッグツール６０上のモニ
タプログラムを実行するときに、並列形式のデータを直
列形式に変換し、または直列形式のデータを並列形式に
変換し、そのインターフェースを行なう。

【００３６】レジスタ回路３５は、デバッグモジュール
の機能を制御する制御レジスタを含む。各レジスタ毎に
アドレスが割り当てられている。内部プロセッサバス１
６と内部デバッグインターフェース１５によってプロセ
ッサコア２０と接続され、モニタプログラムを走らせる
ことによって制御レジスタの内容をリードまたはライト
することができる。また、制御レジスタの内容は、デバ
ッグモジュール３０内の各回路やプロセッサコア２０へ
出力され、デバッグ機能が制御される。

【００３７】外部インターフェース回路３６は、デバッ
グモジュール３０内のＰＣトレース回路３２、シリアル
モニタバス回路３４、プロセッサコア２０とデバッグツ
ール６０とのインターフェースを制御する回路である。
また、マスク機能も外部インターフェース回路３６内で
実現されている。

【００３８】分周回路３７は、クロック信号ＣＬＫを分
周する回路である。シリアルモニタバス回路は、分周し
たクロックＣＬＫ２で動作する。

【００３９】＜デバッグツールの全体構成の詳細説明＞
図７にデバッグツールの全体構成を示す。デバッグツー
ル６０には、通信インターフェース６２０、コントロー
ラ６３０、モニタメモリ６４０、モニタメモリインター
フェース６５０、トレースメモリインターフェース６６
０、トレースメモリ６７０、ランコントロール６８０、
及びターゲットインターフェース６９０が設けられてい
る。

【００４０】通信インターフェース６２０はホストコン
ピュータとの通信を行なう。コントローラ６３０は、通
信インターフェース６２０を経由してホストコンピュー
タから送られてきたコマンドを解析し、実行し、結果を
送り返す。モニタメモリ６４０は、モニタプログラムを
格納し、これを実行するためのメモリである。モニタメ
モリインターフェース６５０は、ユーザターゲットシス
テム７０からの直列形式の信号をモニタメモリ６４０に
アクセス可能な並列形式の信号に変換し、さらにコント
ローラ６３０及びユーザターゲット上のマイクロプロセ
ッサからのアクセス要求の調停を行なう。トレースメモ
リ６７０はユーザターゲットシステム７０上のマイクロ
プロセッサ１０から送られてくるＰＣ情報を格納するた
めのメモリである。トレースメモリインターフェース６
６０は、ユーザターゲットシステム７０上のマイクロプ
ロセッサ１０から送られてくるＰＣ情報をトレースメモ
リ６７０に格納する。また、コントローラ６３０からの
アクセス要求があった場合に、ユーザターゲット上のマ
イクロプロセッサから送られてくるＰＣ情報の格納を妨
げないように、これを制御する。ランコントロール６８
０は、ユーザターゲットシステム７０から供給されるユ
ーザリセット信号RESET*とユーザシステムの電源ライン
の電圧VDDを入力し、デバッグ割込信号DINT*とデバッグ
リセット信号DRESET*をユーザターゲットシステム７０
に与えることにより、ユーザプログラムをリセットした
り、停止させたり、あるいは、実行させたりする。ター
ゲットインターフェース６９０は、パワーオン時のユー
ザターゲットシステム７０及びデバッグツール６０を保
護するための回路と、ターゲットユーザシステム７０の
電源電圧に応じて入出力電圧を調整する回路から成る。

【００４１】＜デバッグツール−マイクロプロセッサ間
のインターフェース信号＞デバッグツール−マイクロプ
ロセッサ間のインターフェース信号は、全部で２０本で
ある。内訳を以下に示す。入力／出力は、マイクロプロ
セッサ側から見た場合の方向を示す。

【００４２】デバッグモジュール３０とデバッグツール
６０との外部デバッグインターフェース信号は、次の８
本である。 1. DCLK : 出力 2. DRESET : 入力 3-5. PCST(2:0) : 出力 6. SDA0 / TPC : 出力 7. SDI / DINT : 入力 8. DBGE : 入力

【００４３】デバッグツール６０専用ではないが、下記
のような信号もデバッグツール６０に接続する。 9. RESET : 出力 10. VDD : 出力

【００４４】さらに、10本のグランド線を接続する。 11-20. GND : グランド

【００４５】 (1)DCLK (Debug clock) : 出力端子 デバッグツール６０へのクロック出力である。シリアル
モニタバス、ＰＣトレースインターフェースの信号のタ
イミングは、すべてこのデバッグクロックDCLKで規定さ
れる。シリアルモニタバス動作の時は、プロセッサコア
２０の動作クロックを分周したクロックになる。

【００４６】(2)DRESET* (Debug reset) : 入力端子
（プルアップ付き端子） デバッグリセット入力。ローアクティブの信号である。
DRESET*がアサートされると、ICEモジュールは初期化さ
れる（DBGEには無関係）。デバッグツール６０を使用し
ないときには、この端子を未接続にする。

【００４７】 (3)PCST(2:0) (PC trace status) : 出力端子 以下のPCトレースステータス情報とシリアルモニタバス
のモードを出力する。以下の表に、この３ビットのPCST
の出力するコードの意味を示す。

【００４８】

【表１】 111(STL) : パイプラインストール 110(JMP) : 分岐／ジャンプ成立（PC出力あり） 101(BRT) : 分岐／ジャンプ成立（PC出力なし） 100(EXP) : 例外発生（例外ベクタコード出力あり） 011(SEQ) : シーケンシャル実行（１命令実行したこと
を示す） 010(TST) : パイプラインストール時のトレーストリガ
出力 001(TSQ) : 実行時のトレーストリガ出力 000(DBM) : デバッグモード （0:ローレベル、1:ハイレベル）

【００４９】(4)DBGE* (Debugger Enable) : 入力端子
（プルアップ付き端子） デバッグツール６０の接続の有無を示す。外部にデバッ
グツール６０が接続されていない時には、プルアップの
ため、ハイレベルになる。デバッグツール６０側ではロ
ーレベルにしてあるので、デバッグツールを接続すると
ローレベルになる。

【００５０】デバッグツール６０が接続されていない場
合（DBGE*信号がハイレベルの場合）には、プロセッサ
コア２０のデバッグ例外ベクタアドレスはユーザに解放
されている領域になり、デバッグ例外により、ユーザの
作成したモニタなどへ移行することができる。また、ユ
ーザリセットにより、デバッグモジュール機能が初期化
され、デバッグ機能はハードウエアブレーク機能を除い
てディスエーブルされ、マイクロプロセッサの電力消費
を低減させる。また、出力信号（SDAO/TPC,DCLK,PCST
[2:0]）は、すべてハイインピーダンス状態になる。

【００５１】デバッグツール６０が接続されている時に
は、プロセッサコア２０のデバッグ例外ベクタアドレス
はユーザに解放されていないモニタ専用領域になる。こ
の時、ユーザリセットでは、デバッグモジュールは初期
化されない。これにより、ユーザリセットの直後でもデ
バッグ機能が活用できる。つまり、ユーザリセット直後
のユーザターゲットシステムの挙動を観測したいという
要求に対しても、本発明の構成によって対応することが
できる。

【００５２】(5)SDAO/TPC (Serial Data and address o
utput/Target PC) : 出力端子 マイクロプロセッサがモニタプログラムを実行している
時（以下、デバッグモードと称する）は、データ／アド
レスをシリアルで出力する端子SDAO(Serial Data and A
ddress Output)として、またマイクロプロセッサがユー
ザプログラムを実行している時（以下、ノーマルモード
と称する）は、ターゲットＰＣをシリアルで出力する端
子TPC(Target PC)として機能する。

【００５３】SDAOとしての動作 データ、アドレス、リードライト、バイトイネーブル信
号を１ビットづつシリアルに出力する信号端子である。
バスサイクル開始前にスタートビットを出力する。（つ
まり、１クロック間ローレベルを出力する。）出力の順
は、リード時は、スタートビット（ローレベル）、A2-A
19,RD,WR,BE0-BE3。ライト時は、スタートビット（ロー
レベル）、A2-A19,RD,WR,BE0-BE3,D0-D31である。

【００５４】TPCとしての動作 分岐／ジャンプ命令のターゲットアドレスと例外／割込
みのベクタ番号を出力するための信号である。ターゲッ
トアドレスは、下位アドレスA[2]から上位アドレスA[3
1]まで順に出力される。

【００５５】(6)SDI/DINT* (Serial Data Input/Debug
Interrupt) : 入力端子（プルアップ付き） デバッグモード中はシリアルデータ入力端子SDI(Serial
Data input)として、またノーマルモード中はデバッグ
割込端子DINT*(Debug Interrupt)として動作する。

【００５６】SDIとしての動作 データ入力信号端子。リードの時には、外部からスター
トビット（ローレベル）が入力されると、次のクロック
からデータ入力を開始する。ライトのとき、ローレベル
が入力されると、バスサイクルが終了する。入力の順
は、リード時はスタートビット（ローレベル）、D[0]-D
[31]である。ライト時は終了ビット（ローレベル）だけ
入力する。

【００５７】DINT*としての動作 デバッグツール６０からのデバッグ割込み入力である。
デバッグツール６０を使用しない時にはこの端子を未接
続にする。

【００５８】(7) RESET* (Reset) : 出力端子 ユーザリセット端子である。この信号をデバッグツール
に接続することにより、例えばデバッグモジュール３０
からの応答がない時にそれがユーザリセット信号による
ものであるかどうかが判断できる。また、ユーザリセッ
ト直後にデバッグリセットをかけたい時には、このRESE
T*信号がハイレベルになった後までDRESET*を入れるこ
とで、実現が可能である。

【００５９】(8) VDD (VDD) ：出力端子 ユーザターゲットシステムの電源ラインである。これを
デバッグツール６０に入力してやることにより、デバッ
グツール６０は、ユーザターゲットシステム７０の電源
電圧を知ることができる。これにより、ユーザターゲッ
トシステムの電源電圧に合わせて、入力波形のスレッシ
ュホールド値を変更したり、出力波形の電圧レベルを変
更したりすることができる。また、ユーザターゲットシ
ステム７０の電源が投入されていないと判断される場合
には、デバッグツール６０側の出力用デバイスをハイイ
ンピーダンスにし、デバイスの保護をはかる。

【００６０】(9) GND (GND) デバッグツール６０間とユーザターゲットシステム７０
間のグランドレベルを合わせるために、１０本のグラン
ド線を接続する。これらは、デバッグツール６０間とユ
ーザターゲットシステム７０間の伝送ケーブル中では上
記(1)-(8)の信号の間に位置し、信号間のクロストーク
を低減する役割も果たす。

【００６１】＜シリアルモニタバス回路の詳細説明＞図
６のシリアルモニタバス回路３４の動作について説明す
る。

【００６２】〔シリアルモニタバスの機能概略〕デバッ
グモード中に、プロセッサコア２０がモニタ専用領域を
アクセスする場合、シリアルモニタバス回路３４を介し
て、デバッグツール６０上のメモリがアクセスされる。

【００６３】シリアルモニタバスを用いたライトオペレ
ーションでは、シルアルモニタバス回路３４は、アドレ
ス、バス制御信号、データをSDAO信号に、１ビットづつ
シリアルに出力する。リードオペレーションでは、アド
レス、バス制御信号を１ビットづつシリアルに出力す
る。リードオペレーションでは、アドレス、バス制御信
号をSDAO信号に出力し、SDI信号からデータを１ビット
づつシリアルに入力する。

【００６４】シリアルモニタバスは、プロセッサコア２
０の動作クロックＣＬＫを分周したクロックＣＬＫ２で
動作する。

【００６５】シリアルモニタバスに出力するアドレスは
プロセッサコアのアドレス信号のA[19:2]の１８ビット
であり、１Ｍバイトのメモリ空間をアクセスできる。

【００６６】プロセッサコア２０のバイトイネーブル信
号BE[3:0]をシリアルモニタバスへ出力するので、バイ
ト、ハーフワード、３バイトのアクセスも可能である。
ただし、シリアルモニタバスでは、バイト、ハーフワー
ド、３バイトアクセスの場合も、３２ビット分のデータ
をを転送する。バイト、ハーフワード、３バイトのライ
トのとき、BE[3:0]*がインアクティブなバイト位置のデ
ータは不定である。リードの時は、インアクティブバイ
トなバイト位置のデータはプロセッサコア２０で無視さ
れ、リードされない。

【００６７】ノーマルモード中は、モニタ専用領域への
ライトは無視され、リードは結果が不定となる。このよ
うなライトアクセスがあった時、シリアルモニタバス回
路３４は、プロセッサコア２０へ、バスオペレーション
の完了を示すアクノリッジ信号を送り、バスオペレーシ
ョンを終了する。

【００６８】＜シリアルモニタバスの信号伝送方法の詳
細説明＞図８にシリアルモニタバスに関わる回路の概略
図を示す。これを用いて、信号伝送の手順を説明する。

【００６９】〔プロセッサコア２０がメモリリードを行
なう場合〕 （１）プロセッサコア２０から出力される並列形式のア
ドレス、リード信号、バイトイネーブルをシリアル出力
回路Ａ３４２が直列形式に変換して、SDAOから出力す
る。 （２）デバッグツール６０内のシリアルモニタ入力回路
Ｂ６５１はこれを入力し、並列形式に変換し、モニタメ
モリ６４０に出力する。 （３）メモリから出力された並列形式のデータは、シリ
アル出力回路Ｂ６５２で直列形式に変換され、SDIを通
じて出力される。 （４）デバッグモジュール３０内のシリアル入力回路Ａ
３４３はこれを並列形式に変換して、プロセッサコア２
０へ出力する。 （５）プロセッサコア２０がその並列形式のデータをリ
ードする。

【００７０】〔プロセッサコア２０がメモリライトを行
なう場合〕 （１）プロセッサコア２０から出力される並列形式のア
ドレス、ライト信号、バイトイネーブル、データをシリ
アル出力回路Ａ３４２が直列形式に変換して、SDAOから
出力する。 （２）デバッグツール６０内のシリアル入力回路Ｂ６５
１はこれを入力し、並列形式に変換し、モニタメモリ６
４０に出力する。 （３）モニタメモリ６４０への書き込みが終了したら、
シリアル出力回路Ｂ６５２で、SDIに１クロック間だけ
ローレベルを出力する。 （４）ユーザターゲットシステム７０内のマイクロプロ
セッサ１０中のシリアル入力回路Ａ３４３は、このロー
レベルを入力したら、プロセッサコア２０へライトサイ
クル終了したことを伝える。 （５）プロセッサコア２０は、ライトサイクルを終了す
る。

【００７１】＜シリアルモニタバスオペレーションのタ
イミングの詳細説明＞以下にシリアルモニタバスオペレ
ーションをタイミングチャートを用いて詳しく説明す
る。

【００７２】〔シリアルモニタバスのリードバスオペレ
ーション〕図９にシリアルモニタバスのリードバスオペ
レーションのタイミングチャートを示す。 （１）プロセッサコア２０がモニタ専用領域に対するリ
ードバスオペレーションを開始する（サイクル１）。プ
ロセッサコア２０は、プロセッサバスにアクセスするア
ドレスを並列形式で出力し、リード信号をアサートし、
またリードするバイト位置のバイトイネーブル信号をア
サートする。 （２）シリアルモニタバス回路３４は、モニタ領域への
リードバスオペレーションの開始を認識すると、SDAO信
号にコアクロックＣＬＫを分周したＣＬＫ２信号の１ク
ロック間ローレベルを出力する（サイクル２）。 （３）シリアルモニタバス回路３４は、プロセッサコア
２０のリードバスオペレーションで出力された、アドレ
スA[2]-A[19]、ハイレベル（リードを示す）及びバイト
イネーブル信号BE[0]*-BE[3]*を、この順でSDAO信号に
ＣＬＫ２信号の１クロック間づつ出力する（サイクル３
〜２５）。 （４）デバッグツール６０内のモニタメモリインターフ
ェース６５０は、SDAO信号に出力されたアドレスA[2]-A
[19]、ハイレベル（リードを示す）及びバイトイネーブ
ル信号BE[0]*-BE[3]*を、この順で、DCLKに従って１ク
ロックづつ入力し、アドレス及びバイトイネーブル信号
を並列形式に変換し、モニタメモリ６４０に対して出力
する。 （５）モニタメモリインターフェース６５０は、モニタ
メモリ６４０から出力された並列形式のデータを直列形
式に変換する。データを外部へ出力する前に、１クロッ
ク間SDI信号にローレベルを出力する（サイクルｎ）。
続けて、DCLKに同期して、データをD[0]から順に１ビッ
トづつD[31]まで出力する（サイクルｎ＋１〜ｎ＋３
２）。 （６）シリアルモニタバス回路３４は、SDIにローレベ
ルを検出すると（サイクルｎ）、次のサイクルよりデー
タD[0]-D[31]をDCLKの１クロック毎に読み込む（サイク
ルｎ＋１〜ｎ＋３２）。 （７）シリアルモニタバス回路３４は、プロセッサコア
２０のリードバスの応答信号をアサートし、読み込んだ
３２ビットのデータをプロセッサバスへ並列形式にして
出力する（サイクルｎ＋３３）。 （８）プロセッサコア２０は、プロセッサバス上のデー
タを読み込み、リードバスオペレーションを終了する。

【００７３】〔シリアルモニタバスのライトバスオペレ
ーション〕図１０にシリアルモニタバスのライトバスオ
ペレーションのタイミングチャートを示す。 （１）プロセッサコア２０がモニタ専用領域に対するラ
イトバスオペレーションを開始する（サイクル１）。プ
ロセッサコア２０は、プロセッサバスにアクセスするア
ドレスを出力し、ライト信号をアサートする。ライトす
るバイトの位置のバイトイネーブル信号をアサートす
る。 （２）シリアルモニタバス回路３４は、モニタ領域への
ライトバスオペレーションの開始を認識すると、SDAO信
号にコアクロックＣＬＫを分周したＣＬＫ２信号の１ク
ロック間ローレベルを出力する（サイクル２）。 （３）シリアルモニタバス回路３４はプロセッサコア２
０のライトバスオペレーションで出力された、アドレス
A[2]-A[19]、ローレベル（ライトを示す）、バイトイネ
ーブル信号BE[0]*-BE[3]*及びライトデータDOUT[0]-DOU
T[31]を、この順でSDAO信号にＣＬＫ２信号の１クロッ
ク間づつ出力する（サイクル３〜５７）。 （４）デバッグツール６０内のモニタメモリインターフ
ェース６５０は、SDAO信号に出力されたアドレスA[2]-A
[19]、ハイレベル（リードを示す）、バイトイネーブル
信号BE[0]*-BE[3]*及びライトデータDOUT[0]-DOUT[31]
をこの順でDCLKに従って、１クロックづつ入力し、アド
レス、バイトイネーブル信号、ライトデータを並列形式
に変換し、モニタメモリ６４０に対して出力する。 （５）モニタメモリインターフェース６５０は、モニタ
メモリ６４０への書き込みが終了したら、１クロック間
SDI信号にローレベルを出力する（サイクルｎ）。 （６）シリアルモニタバス回路３４は、SDIにローレベ
ルを検出すると、プロセッサコア２０に対して、ライト
バス応答信号をアサートする（サイクルｎ＋１）。 （７）プロセッサコア２０は、ライトバスオペレーショ
ンを終了する。

【００７４】＜ＰＣトレース回路＞ここで、インダイレ
クトジャンプ、ダイレクトジャンプ、分岐を以下のよう
に、定義する。 ・インダイレクトジャンプ レジスタに格納されているアドレスへのジャンプなど、
ジャンプ先がその命令自体では特定できないジャンプ。 ・ダイレクトジャンプ 命令自身が格納されているアドレス及び命令コードによ
ってジャンプ先のアドレスが特定できるジャンプ。 ・分岐 命令自身が格納されているアドレス及び命令コードの一
部の和で分岐先が特定できるジャンプ。分岐において、
実際にジャンプが発生するかどうかは条件により決ま
る。実際にジャンプが行なわれることを分岐成立、行な
われなかったことを分岐不成立と呼ぶ。

【００７５】また、ＰＣトレースには、次の２種類のト
レースモードがある。 ・リアルタイムトレースモード このモードでは、プロセッサコア２０の実行は常にリア
ルタイムで行なわれるが、インダイレクトジャンプのタ
ーゲットＰＣ出力中に次のインダイレクトジャンプが発
生した場合、先に発生したインダイレクトジャンプのタ
ーゲットＰＣの出力は中止され、新しいターゲットＰＣ
の出力が開始される。 ・非リアルタイムトレースモード このモードでは、上記のようにインダイレクトジャンプ
が接近して発生した場合、先に発生したインダイレクト
ジャンプのターゲットＰＣを出力し終るまでプロセッサ
コア２０のパイプライン処理を停止させる。これによ
り、プロセッサコア２０の実行のリアルタイム性は損な
われるが、インダイレクトジャンプのターゲットＰＣは
必ず完全に出力される。

【００７６】ＰＣトレース回路３２は、プロセッサコア
２０から以下の信号を入力する。 ・デバッグモード信号 プロセッサコア２０がデバッグモード中か、ノーマルモ
ード中かを示す。 ・パイプライン実行信号 命令が一命令実行されたことを示す。 ・３０ビットのターゲットPC[31:0]信号 分岐命令、ジャンプ命令のターゲットアドレス、あるい
は例外のベクタアドレスを示す。以下のインダイレクト
ジャンプ信号、ダイレクトジャンプ命令、分岐成立信
号、例外発生信号がアサートされているときに有効であ
る。 ・インダイレクトジャンプ信号 インダイレクトジャンプが実行されたことを示す。 ・ダイレクトジャンプ信号 ダイレクトジャンプが実行されたことを示す。 ・分岐成立信号 分岐成立の分岐命令が実行されたことを示す。 ・例外発生信号 例外が発生したことを示す。

【００７７】また、ＰＣトレース回路３２は、ＰＣトレ
ースを完全に行なうために、以下の信号をプロセッサコ
ア２０へ出力する。 ・パイプラインストール要求信号 ターゲットＰＣの出力を完全に行なう非リアルタイムト
レースモードの時、プロセッサコア２０のパイプライン
をストールさせるための信号である。ＰＣトレース回路
３２は、インダイレクトジャンプのターゲットＰＣを出
力している時に次のインダイレクトジャンプが発生する
と、この信号をアサートしてプロセッサコア２０のパイ
プラインをストールさせる。出力中のターゲットＰＣが
完全に出力されるとこの信号をネゲートして、プロセッ
サコア２０のパイプライン処理を再開させる。

【００７８】ＰＣトレース回路３２は、命令／データア
ドレスブレーク回路３１とプロセッサブレーク回路３３
からトリガ要求信号を入力する。また、レジスタ回路３
５内のレジスタに割り当てられているトレースモードを
切替えるビットの状態を入力する。

【００７９】ＰＣトレース回路３２は、ノーマルモード
時にプロセッサコア２０が出力するＰＣトレース情報
を、１ビットのＰＣ出力（TPC信号）と、３ビットのス
テータス信号（PCST[2:0]信号）にしてデバッグツール
６０へ出力する。以下にPCST[2:0]とTPC信号について説
明する。

【００８０】〔PCST[2:0]〕各クロック毎に、命令の実
行状態をPCST[2:0]に出力する。下記の説明では、"0"は
ローレベルを、"1"はハイレベルを表す。 ・111(STL):パイプラインストール トレーストリガ出力のない状態で、命令の実行終了がな
かったことを示す。 ・110(JMP):分岐／ジャンプ成立（ＰＣ出力あり） 分岐成立の分岐命令、ジャンプ命令の実行が終了し、TP
C信号にそのターゲットアドレス（分岐、ジャンプ先の
アドレス）の出力を開始したことを示す。 ・101(BRT):分岐／ジャンプ成立（ＰＣ出力なし） 分岐成立の分岐命令、ジャンプ命令の実行が終了した
が、TPC信号にそのターゲットアドレス（分岐、ジャン
プ先のアドレス）の出力がないことを示す。 ・100(EXP):例外発生（例外ベクタのコード出力あり） 例外が発生したことを示す。同時にTPC信号へ例外ベク
タのコード出力が開始されたことを示す。コードは、３
ビットあり、下位code(0)からcode(1)、code(2)の順でT
PC信号へ出力する。

【００８１】 例外の種類 ベクタアドレス code リセット,Nmi BFC0_0000 (100) 4 UTLB(BEV=0) 8000_0000 (000) 0 UTLB(BEV=1) BFC0_0100 (110) 6 その他(BEV=0) 8000_0080 (001) 1 その他(BEV=1) BFC0_0180 (111) 7 ここで、BEVはレジスタ回路３５内のあるレジスタ内の
１ビットであり、その値によって、例外処理のベクタア
ドレスを変更できる。

【００８２】・011(SEQ):シーケンシャル実行（１命令
実行したことを示す） ジャンプ、分岐の実行(JMP,BRT)以外、あるいはトレー
ストリガ出力要求(TSQ)のない状態で、命令が実行され
たことを示す。分岐不成立の分岐命令が実行されたとき
もこのコードが出力される。 ・010(TST):パイプラインストール時のトレーストリガ
出力 命令の実行終了がないクロックで、命令アドレストレー
ストリガまたは、プロセッサバストレーストリガが発生
したことを示す。 ・001(TSQ):実行時のトレーストリガ出力 命令の実行が終了したクロックで、命令アドレストレー
ストリガあるいはプロセッサバストレーストリガが発生
したことを示す。 ・000(DBM):デバッグモード ノーマルモードでは、このコードが出力されることはな
い。 〔TPC〕分岐命令、ジャンプ命令のターゲットアドレス
を出力する信号である。PCST[2:0]に110(JMP)が出力さ
れたクロックから、ターゲットアドレスの出力を開始す
る。ターゲットアドレスは、下位A(2)から１クロック毎
に出力される。PCST[2:0]に、100(EXP)が出力されたク
ロックから、例外ベクタの３ビットコードを出力する。
コードは、下位code(0)から１クロック毎に出力する。

【００８３】TPC信号によって、１ビットシリアルでタ
ーゲットアドレスを出力するため、前の分岐ジャンプ命
令をTPC信号へ出力している途中に、次の分岐、ジャン
プ命令あるいは例外が発生することがある。この場合の
TPCへのターゲットアドレス出力の優先度について、以
下のように規定する。

【００８４】（１）トレースモードがリアルタイムモー
ドである場合、ターゲットＰＣ出力中に新たにインダイ
レクトジャンプが発生すると、その時のターゲットＰＣ
出力を終了し、必ず新たなインダイレクトジャンプのタ
ーゲットＰＣの出力を開始する。 （２）トレースモードが非リアルタイムモードである場
合、ターゲットＰＣ出力中に新たにインダイレクトジャ
ンプが発生すると、その時のターゲットＰＣ出力を終了
するまでプロセッサコアのパイプライン処理を停止し、
必ずそのターゲットＰＣ出力を終了してからプロセッサ
コアのパイプライン処理を再開し、新たなインダイレク
トジャンプのターゲットＰＣの出力を開始する。 （３）ターゲットＰＣ出力中に例外が発生したときは、
例外のベクタ番号（３ビット）を必ず出力し、その後、
中断していたＰＣ出力を再開する。 （４）ターゲットＰＣ出力中に、新たにダイレクトジャ
ンプ、分岐が発生したときは、そのダイレクトジャン
プ、分岐のターゲットアドレスの出力は行なわない。ダ
イレクトジャンプ、分岐については、発生時にターゲッ
トＰＣを出力していない時のみ、そのターゲットＰＣが
出力される。ダイレクトジャンプまたは分岐の場合に
は、ターゲットアドレスが出力されなくても、その命令
がアドレス何番地にストアされているのかがわかれば、
メモリにストアされているその命令のコードを参照する
ことにより、ジャンプ先、分岐先のアドレスが判明す
る。当該命令がアドレス何番地にストアされているか
は、その前に発生したダイレクトジャンプまたは分岐か
ら何クロック目に実行されているかで判明する。

【００８５】次にＰＣトレースの出力例を図を用いて説
明する。

【００８６】（例１）分岐命令のＰＣトレース 図１１に分岐命令のＰＣトレース出力の例を示す。最初
の分岐成立の分岐命令beqでは、TPCにターゲットＰＣを
出力していないので、PCST[2:0]にJMPコードを出力し、
TPCにターゲットPCの出力を開始する。分岐不成立の分
岐命令bneでは、PCST[2:0]にSEQコードを出力する。２
番目の分岐成立の分岐命令bneはダイレクトジャンプで
あり、最初の分岐命令のターゲットＰＣを出力している
ので、TPCにターゲットPCを出力しない。PCST[2:0]に
は、BRTコードを出力する。

【００８７】（例２）インダイレクトジャンプ命令のＰ
Ｃトレース 図１２にインダイレクトジャンプ命令のＰＣトレース出
力の例を示す。最初のインダイレクトジャンプ命令jrl
では、PCST[2:0]にJMPコードを出力し、TPCにターゲッ
トＰＣの出力を開始する。分岐不成立の分岐命令bneで
は、PCST[2:0]にSEQコードを出力する。２番目のインダ
イレクトジャンプ命令jr2では、最初のインダイレクト
ジャンプ命令のターゲットＰＣの出力を中止して、jr2
のターゲットＰＣをTPCへ出力する。PCST[2:0]にはJMP
コードを出力する。

【００８８】（例３）例外とインダイレクトジャンプ命
令のＰＣトレース 図１３に例外とインダイレクトジャンプ命令のＰＣトレ
ース出力の例を示す。ソフトウエアブレーク命令break
例外が発生すると、PCST[2:0]にEXPコードを出力し、TP
Cに例外ベクタコードの出力を開始する。分岐不成立の
分岐命令bneでは、PCST[2:0]にSEQコードを出力する。
インダイレクトジャンプ命令jr2では、jr2のターゲット
ＰＣをTPCへ出力し、PCST[2:0]には、JMPコードを出力
する。

【００８９】（例４）デバッグ例外発生時にＰＣを出力
していない場合のＰＣトレース 図１４にデバッグ例外発生時のPCST[2:0]の出力タイミ
ングの例を示す。同図において、DM信号は、ハイレベル
でデバッグモード中であることを示し、ローレベルでノ
ーマルモード中であることを示す、プロセッサコア２０
中の内部信号である。プロセッサコア２０がデバッグ例
外あるいはデバッグリセットを発生すると、デバッグモ
ードに入る。このとき、ＰＣトレース回路３２はPCST
[2:0]出力にDBMコードを出力する。ターゲットＰＣを出
力していないときは、デバッグ例外を発生した命令の実
行終了直後にデバッグモードになる。デバッグ例外を発
生した直前の命令までのＰＣトレース情報が出力され
る。

【００９０】（例５）デバッグ例外発生時にＰＣを出力
している場合のＰＣトレース 図１５にデバッグ例外発生時に、ターゲットＰＣを出力
している場合のPCST[2:0]出力タイミングを示す。ター
ゲットＰＣを出力している時は、そのターゲットＰＣが
完了した後、デバッグモードになる。デバッグ例外を発
生した直前の命令までのＰＣトレース情報が出力され
る。ターゲットＰＣを出力している間は、PCST[2:0]に
はSTLが出力される。

【００９１】（例６）デバッグモードからノーマルモー
ドへの移行時のＰＣトレース 図１６にデバッグモードからの復帰時のPCST[2:0]の出
力タイミングを示す。デバッグ例外、デバッグリセット
からの復帰命令DERET命令の分岐ディレイスロット命令
までがデバッグモードに属する。DERET命令の戻り先の
命令からノーマルモードになり、ＰＣトレースが有効に
なる。

【００９２】＜トレーストリガの詳細説明＞PCST[2:0]
信号へのトレーストリガの出力について説明する。命令
アドレストレーストリガ、データアドレストレーストリ
ガ、プロセッサバストレーストリガのいずれかが発生し
た場合、次のような論理でトレーストリガ情報がPCST
[2:0]に出力される。 （１）その時に分岐成立の分岐命令もしくはジャンプ命
令が実行されているか、例外が発生している場合 ここにおいてもしトレーストリガが発生しなければ、PC
ST[2:0]にはJMP、BRT、EXPコードが出力されるはずであ
る。この（１）の場合、にはトレーストリガが発生して
もPCST[2:0]の出力は変化せずに保留され、直後の
（２）または（３）のケースで、トレーストリガ情報が
出力される。 （２）その時にパイプラインがストールしている場合 ここにおいてもしトレーストリガが発生しなければ、PC
ST[2:0]には、STLコードが出力されるはずである。この
（２）の場合、トレーストリガが発生すると、PCST[2:
0]にはTSTコードが出力される。 （３）（１）及び（２）以外の場合、すなわちパイプラ
インが順次実行をしている場合 ここにおいてもしトレーストリガが発生しなければ、PC
ST[2:0]にはSEQコードが出力されるはずである。この
（３）の場合、トレーストリガが発生すると、PCST[2:
0]にはTSQコードが出力される。

【００９３】以下に実際の例を波形図にて示す。

【００９４】（例１）トレーストリガの発生例 図１７に、通常の命令を順次実行中のトレーストリガの
発生例を示す。add命令実行中にトレーストリガが発生
したので、トレーストリガのコードTSQを出力する。

【００９５】（例２）例外発生命令実行中にトレースト
リガが発生した場合の例 図１８に、例外発生命令実行中にトレーストリガが発生
した例を示す。ソフトウエアブレーク命令break実行中
にトレーストリガが発生したが、break命令実行のクロ
ックではPCST[2:0]信号に例外発生のコードEXPを出力
し、次のクロックでトレーストリガのコードを出力す
る。この例ではストール状態なので、TSTコードを出力
する。

【００９６】（例３）インダイレクトジャンプ命令実行
中にトレーストリガが発生した場合の例 図１９に、インダイレクトジャンプ命令実行中にトレー
ストリガが発生した場合の例を示す。インダイレクトジ
ャンプ命令jr2を実行中にトレーストリガが発生した
が、jr2命令実行のクロックではPCST[2:0]信号にジャン
プのコードJMPを出力し、次のクロックでトレーストリ
ガのコードを出力する。この例では命令実行状態なの
で、TSQコードを出力する。

【００９７】＜トレースメモリインターフェース回路の
説明＞図２０に、デバッグツール６０内のトレースメモ
リインターフェース６６０とトレースメモリ６７０の構
成図を示す。

【００９８】デバッグモジュール６０から出力されたTP
C及びPCST[2:0]は、トレースデータレジスタ６６３を通
してトレースメモリ６７０へ書き込まれる。この時のア
ドレスの値は、トレースアドレスカウンタ６６２から供
給される。PCST[2:0]はトレーストリガデコーダ６６４
にも入力されており、トレーストリガの発生をトレース
メモリコントロール回路６６１へ伝える。トレースアド
レスカウンタの初期値の設定、インクリメント／停止の
指示は、トレーストリガデコーダ６６４の出力結果に基
づいてトレースメモリコントロール回路６６１が行な
う。

【００９９】コントローラ６３０がトレースメモリ６７
０の内容を読み出す場合には、コントローラアドレスレ
ジスにアドレスを設定してトレースメモリコントロール
回路６６１にリード要求を出すと、データがコントロー
ラデータレジスタ６６７に書き込まれるので、これを読
み出す。

【０１００】コントローラ６３０がトレースメモリ６７
０へデータを書き込む場合には、コントローラアドレス
レジス６６５にアドレスを設定し、コントローラデータ
レジスタ６６７にデータを設定し、トレースメモリコン
トロール回路６６１にライト要求を出す。

【０１０１】＜低消費電力化の詳細説明＞図２１に、デ
バッグモジュール内の電源供給の構造を示す。

【０１０２】デバッグツールが接続されていない場合、
信号DBGE*はハイレベルになっている。ユーザリセット
時にこのDBGE*信号がハイレベルの場合には、電源供給
スイッチ３８が切断され、シリアルモニタバス回路３
４、ＰＣトレース回路３２には、電源が供給されなくな
る。これらの回路は、外部デバッグツールが接続されて
いない時には使用する意味がないので、電源を供給しな
いことにより、マイクロプロセッサ全体での消費電力を
低減することができる。

【０１０３】デバッグツールが接続されていない場合で
も、命令／データアドレスブレーク回路３１、プロセッ
サバスブレーク回路３３及びレジスタ回路３５には電源
が供給され、命令／データアドレスブレークとプロセッ
サバスブレークの機能は機能する。デバッグ例外のベク
タアドレスをユーザ領域に変更することにより、これら
のハードウエアブレーク機能をユーザがデバッグの用途
に使用できる。

【０１０４】＜デバッグモジュール初期化回路の詳細説
明＞図２２に、デバッグモジュール初期化回路を示す。

【０１０５】デバッグモジュールが接続されていない時
にはDBGE*がハイレベルになるので、ユーザリセットが
アサートされると、デバッグモジュール初期化信号がア
サートされ、デバッグモジュール３０が初期化される。

【０１０６】デバッグツールが接続されていない場合で
も、電源ラインへのノイズなどが原因でデバッグモジュ
ール自体が誤動作してしまい、プロセッサコア２０へ割
込みを要求したりする可能性がある。デバッグツールは
接続されていないので、デバッグリセット(DRESET*)信
号を入れることはできない。ユーザリセットではデバッ
グモジュールを初期化できないと、このデバッグモジュ
ールを初期化する手段がない。従って、デバッグツール
が接続されていない場合に、ユーザリセットがデバッグ
モジュールを初期化することは極めて重要である。

【０１０７】逆に、デバッグツールが接続されている場
合には、DBGE*がローレベルになるので、ユーザリセッ
トがアサートされても、デバッグモジュール初期化信号
はアサートされず、デバッグモジュール３０が初期化さ
れない。

【０１０８】この動作は、ユーザリセットの直後にトレ
ーストリガをかけたい場合などに極めて有効である。も
しユーザリセットでデバッグモジュール３０が初期化さ
れてしまうと、例えばトレーストリガをかけるためには
いったんデバッグモードに入って必要なレジスタを設定
し直さなければならない。しかし、デバッグモードに入
ることで、その間、実時間動作ができなくなってしまう
ので、とらえようとしている現象がとらえられない可能
性が高い。

【０１０９】電源ラインへのノイズなどが原因でデバッ
グモジュール自体が誤動作してしまった場合でも、デバ
ッグツールが接続してある場合、デバッグツールからの
デバッグリセット(DRESET*)で初期化できるので問題な
い。

【０１１０】

【効果】以上詳細に説明したように、本発明によれば、
従来例に比べて、次のような効果が得られる。

【０１１１】従来例１に比べて、次のような効果が得ら
れる。 ・モニタプログラムをデバッグツール側のメモリで走ら
せるため、ユーザのメモリを使用しない。 ・モニタへ入るために専用のデバッグ例外を用意してい
るため、ユーザの割込みに制限を加えない。 ・ユーザターゲットシステムにシリアルインターフェー
スを用意する必要がない。 ・ハードウエアブレークポイントが使用可能である。

【０１１２】従来例２に比べて、次のような効果が得ら
れる。 ・マイクロプロセッサ内部にシーケンサをもつ必要がな
いため、マイクロプロセッサ内部に追加されるデバッグ
のためのロジック回路が簡単である。 ・モニタプログラムによって、レジスタにアクセスする
ため、派生品のマイクロプロセッサでレジスタが追加さ
れるような場合でも、モニタを変更するだけで容易にそ
れらに対するアクセスが可能になる。 ・上記２項の理由により、マイクロプロセッサコアに多
種類の周辺回路を付け加えれている場合ても、デバッグ
のためのロジック回路を共通化できる。この共通モジュ
ールを周辺回路の一部としてマイクロプロセッサに内蔵
することで、プロセッサコアが共通で周辺回路が異なる
多様な派生マイクロプロセッサに対して共通のデバッグ
ツールを適用することが可能となる。

【０１１３】従来例３に比べて、次のような効果が得ら
れる。 ・デバッグツールのハードウエア仕様を共通化できる。 ・デバッグツールとの接続のための信号の本数を減らせ
る。 ・上記理由により、プローブを小型化、低価格化でき
る。 ・ユーザターゲット上のマイクロプロセッサがメモリや
Ｉ／Ｏをアクセスするので、デバッグツールに要求され
るタイミング条件が改善される。 ・デバッグツールに接続されない信号に関しては、影響
を及ぼさない。 ・デバッグツールとマイクロプロセッサ間の通信速度を
必要に応じて、遅くできる。 ・上記理由により、高速のマイクロプロセッサにも対応
できる。

【０１１４】従来例４に比べて、次のような効果が得ら
れる。 ・デバッグツールを用いて、ターゲットメモリやＩ／Ｏ
へのアクセス及び実行制御が実現される。 ・キャッシュメモリで実行された命令についても、その
アドレス情報がトレースできる。

【図面の簡単な説明】

【図１】従来例１の構成を示す図。

【図２】従来例２の構成を示す図。

【図３】従来例３の構成を示す図。

【図４】従来例４の構成を示す図。

【図５】本発明の一実施例の構成を示す図。

【図６】本発明の一実施例中のデバッグモジュールの構
成を示す図。

【図７】本発明の一実施例中のデバッグツールの構成を
示す図。

【図８】本発明の一実施例中のシリアルモニタバスに関
わる回路の概略図を示す図。

【図９】本願の一実施例中のシリアルモニタバスのライ
トバスオペレーションのタイミングチャート。

【図１０】本願の一実施例中のシリアルモニタバスのラ
イトバスオペレーションのタイミングチャート。

【図１１】本願の一実施例における分岐命令のＰＣトレ
ース出力の例を示すタイミングチャート。

【図１２】本願の一実施例におけるインダイレクトジャ
ンプ命令のＰＣトレース出力の例を示すタイミングチャ
ート。

【図１３】本願の一実施例における例外とインダイレク
トジャンプ命令のＰＣトレース出力の例を示すタイミン
グチャート。

【図１４】本願の一実施例におけるデバッグ例外発生時
のPCST[2:0]の出力タイミングの例を示すタイミングチ
ャート。

【図１５】本願の一実施例において、デバッグ例外発生
時にターゲットＰＣを出力している場合のPCST[2:0]出
力タイミングを示すタイミングチャート。

【図１６】本願の一実施例におけるデバッグモードから
の復帰時のPCST[2:0]の出力タイミングを示すタイミン
グチャート。

【図１７】通常の命令を順次実行中のトレーストリガの
発生の例のタイミングチャート。

【図１８】例外発生命令実行中にトレーストリガが発生
した場合の例のタイミングチャート。

【図１９】インダイレクトジャンプ命令実行中にトレー
ストリガが発生した場合の例のタイミングチャート。

【図２０】デバッグツール６０内のトレースメモリイン
ターフェースとトレースメモリの構成を示す図。

【図２１】デバッグモジュール内の電源供給部の構成を
示す図。

【図２２】デバッグモジュール初期化回路の構成を示す
図。

【符号の説明】

１０：マイクロプロセッサ １５：内部デバッグインターフェース １６：内部プロセッサバス ２０：プロセッサコア ３０：デバッグモジュール ３１：命令／データアドレスブレーク回路 ３２：ＰＣトレース回路 ３３：プロセッサバスブレーク回路 ３４：シリアルモニタバス回路 ３５：レジスタ回路 ３６：外部インターフェース回路 ３７：分周回路 ３８：電源供給スイッチ ４０：メモリ ５０：Ｉ／Ｏ ６０：デバッグツール ７０：ユーザターゲットシステム ７１：外部デバッグインターフェース ９０：プロセッサバス ３４２：シリアル出力回路Ａ ３４３：シリアル入力回路Ａ ６２０：通信インターフェース ６３０：コントローラ ６４０：モニタメモリ ６５０：モニタメモリインターフェース ６５１：シリアル入力回路Ｂ ６５２：シリアル出力回路Ｂ ６６０：トレースメモリインターフェース ６６１：トレースメモリコントロール回路 ６６２：トレースアドレスカウンタ ６６３：トレースデータレジスタ ６６４：トレーストリガデコータ ６６５：コントローラアドレスレジスタ ６６７：コントローラデータレジスタ ６７０：トレースメモリ ６８０：ランコントロール ６９０：ターゲットインターフェース

Claims (4)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサの応用プログラムのデ
   バッグを行なうデバッグシステムにおいて、 前記マイクロプロセッサの外部に置かれるデバッグツー
   ル内のモニタメモリ上のモニタプログラムを動作させる
   ための第１の論理手段、 ハードウエアブレークポイントを含むユーザプログラム
   の実行を制御するための第２の論理手段、及び実行され
   たプログラムのトレースをとるための第３の論理手段を
   内蔵することを特徴とするマイクロプロセッサ。
2. 【請求項２】マイクロプロセッサがデバッグモードのと
   き実行されるモニタプログラムを格納するモニタメモリ
   を設けたデバッグツールにおいて、 入力端子と出力端子及びメモリアクセス制御回路を内蔵
   し、 メモリリードサイクルにおいては、 前記入力端子から、前記マイクロプロセッサが直列形式
   で出力したアドレスを入力し、 前記メモリアクセス制御回路にて、前記直列形式のアド
   レスを並列形式に変換し、 前記モニタメモリからデータを読み出し、 前記メモリアクセス制御回路にて、前記並列形式で読み
   出されたデータを直列形式に変換し、 前記出力端子から、前記直列形式の前記データを前記マ
   イクロプロセッサに向けて出力し、 メモリライトサイクルにおいては、 前記入力端子から、前記マイクロプロセッサが直列形式
   で出力したアドレス及びデータを入力し、 前記メモリアクセス制御回路にて、前記直列形式のアド
   レスとデータを並列形式に変換して、 前記モニタメモリ上の前記アドレスへ前記データを書き
   込み、 前記出力端子から、前記モニタメモリへの書き込みが終
   了したことを示す信号を出力することを特徴とするマイ
   クロプロセッサ−デバッグツール間信号伝送方法。
3. 【請求項３】マイクロプロセッサが、デバッグツールと
   の間の信号伝送専用の信号ピンを通じて出力する命令の
   実行状態、及び命令がジャンプ命令または分岐命令であ
   った場合にはジャンプ先または分岐先のアドレス、及び
   例外が発生した場合には当該例外の例外ベクタ番号を前
   記デバッグツール内のトレース用メモリへ格納すること
   を特徴とするトレース方法。
4. 【請求項４】マイクロプロセッサがあらかじめ設定され
   たアドレスの命令を実行した場合、 あらかじめ設定されたアドレスのデータをアクセスした
   場合、またはあらかじめ設定されたアドレスに対して、
   あらかじめ設定されたデータをライトした場合、 あらかじめ設定されたアドレスにから、あらかじめ設定
   されたデータをリードした場合、 前記マイクロプロセッサとデバッグツールとの間の信号
   伝送専用の信号ピンを通じて、この事象の発生を知り、
   トレースメモリへ格納するトレース情報の開始または終
   了のタイミングを決定できることを特徴とするトレース
   方法。