WO2021075531A1 - トレース回路、半導体装置、トレーサ、トレースシステム - Google Patents

トレース回路、半導体装置、トレーサ、トレースシステム Download PDF

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高浩 西山
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ローム株式会社
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    • G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]

Definitions

  • the invention disclosed herein relates to a trace circuit.
  • the reason is to find the cause of the problem that the program is not working as expected, or to investigate the code coverage (whether the test covers all the code) in the test of the program operation. To do.
  • Patent Document 1 and Patent Document 2 can be mentioned.
  • Patent Document 2 since only a part of the information is output to the outside of the LSI when the branch instruction is executed, it is necessary to analyze the branch destination address outside the LSI. Therefore, if the branch destination address cannot be narrowed down to one from the branch destination address candidates, tracing becomes impossible.
  • the invention disclosed in the present specification provides a tracing circuit for simply and completely tracing the read address of the program memory from the outside of the semiconductor device in view of the above problems found by the inventor of the present application.
  • the purpose is.
  • the trace circuit disclosed in the present specification is integrated in a semiconductor device together with a microprocessor equipped with an m-bit program counter, and externally outputs a trace clock and n-bit (where 2 ⁇ n ⁇ m) bit trace data.
  • the trace data when the program counter does not change, the trace data is set as the first output value in synchronization with the trace clock, and when the program counter is incremented, the trace data is synchronized with the trace clock.
  • the trace data is set to the third output value in synchronization with the trace clock, the state machine of the microprocessor is temporarily stopped, and then the data is loaded into the program counter.
  • the branch destination address or the interrupt destination address is divided and output as the trace data (first configuration).
  • the trace circuit having the first configuration becomes the first output value when the program counter does not change, becomes the second output value when the program counter is incremented, and becomes the third output when loaded into the program counter.
  • a status generator that generates a status signal to be a value; when the operation is started when the status signal reaches the third output value and the divided output period of the branch destination address or the interrupt destination address has expired.
  • the status signal is selected as the trace data while the counter is stopped, and a part of the branch destination address or the interrupt destination address is selected as the trace data during the operation of the counter. It is preferable to have a configuration (second configuration) having a selector selected as and;
  • the status generator may monitor the internal control signal of the microprocessor and generate the status signal (third configuration).
  • the trace clock may be configured to be the drive clock of the microprocessor (fourth configuration).
  • the semiconductor device disclosed in the present specification includes a trace circuit having the above-mentioned first to fourth configurations; the instruction code is read from the program memory using the output value of the program counter as a read address, and the instruction code thereof is read. It has a configuration (fifth configuration) in which a microprocessor that decodes and executes an instruction code and; are integrated.
  • the microprocessor may have a pipeline structure (sixth configuration).
  • the tracer disclosed in the present specification is externally attached to the semiconductor device having the fifth or sixth configuration, monitors the trace data in synchronization with the trace clock, and simulates the program counter. By doing so, the configuration is such that the trace result of the read address is output (seventh configuration).
  • the tracer having the seventh configuration includes a simulated program counter; the simulated program counter is invariant when the trace data is the first output value, and the trace data is the second output value when the trace data is the second output value.
  • a decoder that increments the mock program counter and sequentially stores the branch destination address or the interrupt destination address, which is subsequently divided and input when the trace data is the third output value, in the mock program counter;
  • a latch that takes in the output value of the simulated program counter as a definite value in synchronization with the trace clock except for the split input period of the branch destination address or the interrupt destination address; It is preferable to have a configuration (eighth configuration) having a trace memory to be stored as a result and;
  • the trace system disclosed in the present specification includes a semiconductor device having the fifth or sixth configuration; a tracer having the seventh or eighth configuration; and displaying and storing the trace results. It is configured to have a host for analysis and a; (9th configuration).
  • the trace program disclosed in the present specification is executed on a computer, and the input unit, display unit, storage unit, and arithmetic unit of the computer are input, display means, and display means of the trace result, respectively.
  • the computer By operating as a storage means and an analysis means, the computer functions as the host in the trace system having the ninth configuration (tenth configuration).
  • Diagram showing the overall configuration of the trace system The figure which shows one configuration example of LSI
  • the figure which shows an example of a trace operation (LSI) Diagram showing a configuration example of a tracer
  • LSI trace operation
  • trace operation (tracer) Diagram showing an example of tracing operation (entire system)
  • program code Diagram showing split input operation of branch destination address Diagram showing the execution result of the program code
  • FIG. 1 is a diagram showing an overall configuration of a trace system.
  • the trace system X of this configuration example includes an LSI 100, a tracer 200, and a host 300.
  • the LSI 100 is an example of a semiconductor device equipped with a CPU 110.
  • the tracer 200 is an example of an adapter (debugging tool) externally attached to the LSI 100.
  • an adapter debugging tool
  • the trace result trace_result is acquired and output to the host 300 (details will be described later).
  • USB universal serial bus
  • the host 300 receives the input of the trace result trace_result from the tracer 200, and displays, stores, analyzes, and the like.
  • a trace program 310 to be executed on the personal computer is prepared, and an input unit (USB port, etc.) and a display unit (LCD [liquid crystal display]) of the personal computer are prepared.
  • Etc. storage unit
  • HDD hard disc drive
  • SSD solid state drive
  • arithmetic unit CPU, DSP [digital signal processor], etc.
  • the tracer 200 and the trace program 310 are provided together with the LSI 100.
  • FIG. 2 is a diagram showing a configuration example of the LSI 100.
  • the trace circuit 120 is integrated together with the CPU 110 described above.
  • the CPU 110 is an example of a microprocessor that performs a program operation in synchronization with the drive clock CLK (for example, 100 MHz), and includes a state machine 111, a decoding / execution unit 112, an increment unit 113, a branch destination address storage unit 114, and the like. It has a selector 115, a program counter (PC [program counter]) 116, and a program memory 117.
  • CLK drive clock
  • the state machine 111 is a 3-bit sequential circuit (logic circuit) that controls the state transition of the CPU 110, and can take up to eight operating state states (FETCH, WAIT_KEEP, TRACE, PRE_FETCH, etc.).
  • the TRACE state is one of the operating state states newly introduced with the implementation of the trace circuit 120. Although the details will be described later, the state machine 111 is suspended in the TRACE state while the trace circuit 120 divides and outputs the branch destination address or the interrupt destination address loaded in the program counter 116 as trace data trace_data.
  • the decoding / execution unit 112 reads an instruction code from the program memory 117 with the output value pc_reg of the program counter 116 as a read address, decodes the instruction code, and executes the instruction code.
  • the increment unit 113 increases the output value pc_reg of the program counter 116 by a predetermined increment value and outputs it.
  • the branch destination address storage unit 114 holds the branch destination address or the interrupt destination address output from the decoding / execution unit 112 when the program counter 116 is loaded.
  • the selector 115 programs the output of either the increment unit 113 or the branch destination address storage unit 114 in response to the internal control signals (for example, the PC load instruction pc_load and the PC increment instruction pc_inc) output from the decode / execute unit 112. Selectively output to the counter 116.
  • the internal control signals for example, the PC load instruction pc_load and the PC increment instruction pc_inc
  • the output of the increment unit 113 is selectively output to the program counter 116.
  • the program counter 116 is incremented in parallel with the decoding / execution of the instruction code.
  • the program counter 116 is incremented after decoding / executing the instruction code.
  • the output of the branch destination address storage unit 114 is selectively output to the program counter 116. Therefore, for example, when any of the interrupt instructions NMI [non-maskable interrupt] and IRQ [interrupt request], the jump instruction JMP (absolute / relative), the subroutine call instruction CALL, and the return instructions RET and RETI are executed.
  • the output value pc_reg of the program counter 116 is used as the read address of the program memory 117.
  • the program memory 117 is a storage means for storing the instruction code of the CPU 110.
  • the instruction code read according to the read address (pc_reg) is decoded / executed by the above-mentioned decoding / execution unit 112.
  • the drive clock CLK of the CPU 110 may be used as it is.
  • the status generation unit 121 operates in synchronization with the trace clock trace_clk, monitors the internal control signals of the CPU 110 (for example, the PC load instruction pc_load and the PC increment instruction pc_inc), and generates a 2-bit status signal status.
  • the fourth output value "3d (11b)" of the status signal status may be set as a reserve value (unused value).
  • the counter 122 is a 4-bit pulse counter.
  • the counter 122 starts the pulse counting operation of the trace clock trace_clk when the status signal status becomes the third output value “2d (10b)”, that is, when the program counter 116 is loaded. Further, the counter 122 receives when the count value trace_count reaches a predetermined value (for example, 8d (1000b)), that is, when the split output period (details will be described later) of the branch destination address or the interrupt destination address has expired.
  • the pulse count operation is stopped and the count value trace_count is reset to 0.
  • the selector 123 selects one of the status signal status and the output value pc_reg (of which the maximum n bits) of the program counter 116 according to the operating state of the counter 122 (whether or not the count value trace_count is 0), and trace data. Output as trace_data.
  • the state machine 111 of the CPU 110 is set to the paused state (TRACE state) while the counter 122 is operating (trace_count ⁇ 0). Is desirable.
  • the trace data trace_data is set to the first output value "0d (00b)" in synchronization with the trace clock trace_clk when the program counter 116 does not change due to the extremely simple circuit configuration.
  • the trace data trace_data is set to the second output value "1d (01b)" in synchronization with the trace clock trace_clk, and when loading to the program counter 116, the trace data trace_data is set to the third in synchronization with the trace clock trace_clk.
  • FIG. 3 is a flowchart showing an example of a trace operation in the LSI 100 (particularly the trace circuit 120).
  • step S12 If no determination is made in step S12, it is necessary to inform the tracer 200 that the program counter 116 is invariant. Therefore, in step S13, the trace data trace_data is set to the first output value "0d (00b)". After that, the flow is returned to step S11.
  • step S11 determines whether a yes determination is made in step S11, it is necessary to inform the tracer 200 that the program counter 116 has been incremented. Therefore, in step S14, the trace data trace_data is set to the second output value "1d (01b)". After that, the flow is returned to step S11.
  • step S12 when a yes judgment is made in step S12, it is necessary to inform the tracer 200 that the program counter 116 has been loaded. Therefore, in step S15, the trace data trace_data is set to the third output value "2d (10b)".
  • step S16 the pulse count operation of the trace clock trace_clk by the counter 122 is started, and the state machine 111 of the CPU 110 is put into the paused state (TRACE state).
  • step S17 a part of the branch destination address or the interrupt destination address is divided and output as trace data trace_data in synchronization with the trace clock trace_clk.
  • step S18 it is determined whether or not the count value trace_count of the counter 122 has reached a predetermined value, that is, whether or not the count of the divided output period has expired.
  • step S18 If no determination is made in step S18, the flow is returned to step S17, and the split output of the branch destination address or the interrupt destination address is continued. On the other hand, if a yes judgment is made, the flow proceeds to step S19.
  • step S19 the count value trace_count of the counter 122 is reset to 0, and the state machine 111 of the CPU 110 is returned from the paused state (TRACE state). After that, the flow is returned to step S11, and the above series of operations is repeated.
  • FIG. 4 is a diagram showing a configuration example of the tracer 200.
  • the tracer 200 of this configuration example includes a decoder 201, an increment unit 202, a selector 203, a simulated program counter 204, a latch 205, and a trace memory 206.
  • the decoder 201 monitors the trace data trace_data in synchronization with the trace clock trace_clk, and controls each part of the tracer 200 (selector 203, latch 205, etc.).
  • the decoder 201 makes the simulated program counter 204 invariant when the trace data trace_data is the first output value "0d (00b)", and the trace data trace_data is the second output value "1d (01b)".
  • the mock program counter 204 is incremented, and when the trace data trace_data is the third output value "2d (10b)", the branch destination address or the interrupt destination address which is subsequently divided and input is sequentially input to the mock program counter 204.
  • the selector 203 is controlled so as to be stored.
  • the decoder 201 generates a fixed value fetch instruction signal fetch_inst based on the monitoring result of the trace data trace_data, and determines whether or not the output value pc_count of the simulated program counter 204 should be fetched by the latch 205 as the simulated PC fixed value dump_pc. Control.
  • the increment unit 202 increases the output value pc_count of the simulated program counter 204 by a predetermined increment value and outputs it.
  • the selector 203 selects and outputs one of the trace data trace_data, the output value of the increment unit 113, and the output value pc_count of the simulated program counter 204 to the simulated program counter 204.
  • the output value pc_count of the simulated program counter 204 is selected as the simulated program counter 204 in order to make the simulated program counter 204 invariant. It is output.
  • the simulated program counter 204 may be immutable by prohibiting the fetch operation of the simulated program counter 204.
  • the output value of the increment unit 113 is selectively output to the simulated program counter 204 in order to increment the simulated program counter 204.
  • the trace trace_data is the third output value "2d (10b)"
  • the trace trace_data is stored in the simulated program counter 204 in order to sequentially store the branch destination address or the interrupt destination address to be input separately thereafter. Is selected and output to the simulated program counter 204.
  • the trace memory 206 stores the simulated PC fixed value dump_pc that is sequentially taken into the latch 205 as the trace result trace_result.
  • the output operation of the trace result trace_result for example, it may be output at any time in response to a request from the host 300, or it may be output periodically every time a certain amount is buffered.
  • the configuration is such that the program counter 116 of the CPU 110 is simulated by using the trace memory, it is not necessary to mount the trace memory on the LSI 100. Therefore, the program operation (read address) of the CPU 110 can be easily and completely traced with a small number of pins without increasing the overhead of the LSI 100.
  • FIG. 5 is a flowchart showing an example of the tracing operation in the tracer 200.
  • the trace operation starts, in step S21, the output value pc_count of the simulated program counter 204 is first initialized.
  • the output value pc_reg of the program counter 116 usually starts from 0, so the output value pc_count of the simulated program counter 204 may also be initialized to 0.
  • the program operation may be temporarily broken at the address where the tracing is to be started, and the trace data may be recorded after the program operation is restarted. Therefore, the output of the simulated program counter 204 is output.
  • the value pc_count may be initialized to the address at the time of the break.
  • step S22 it is determined whether or not the trace data trace_data input from the LSI 100 has the second output value "1d (01b)".
  • step S23 it is determined whether or not the trace data trace_data input from the LSI 100 has the second output value "1d (01b)".
  • step S23 it is determined whether or not the trace data trace_data input from the LSI 100 is the third output value "2d (10b)".
  • step S24 it is determined whether or not the trace data trace_data input from the LSI 100 is the third output value "2d (10b)".
  • step S23 If no determination is made in step S23, it is considered that the trace data trace_data input from the LSI 100 is the first output value "0d (00b)". Therefore, in step S24, the flow is returned to step S22 after the simulated program counter 204 is made immutable.
  • step S22 if a yes determination is made in step S22, the flow is returned to step S22 after the simulated program counter 204 is incremented in step S25.
  • step S23 If a yes determination is made in step S23, it is necessary to load the branch destination address or the interrupt destination address into the simulated program counter 204. Therefore, in steps S26 and S27, the branch destination address or the interrupt destination address is divided and input.
  • step S26 a part (2 bits) of the branch destination address or the interrupt destination address that is dividedly input as the trace data trace_data is stored in the corresponding bit of the simulated program counter 204.
  • step S27 whether or not all the bit values of the branch destination address or the interrupt destination address are stored in the simulated program counter 204, that is, whether or not the division input of the branch destination address or the interrupt destination address is completed. Is determined.
  • step S27 If no determination is made in step S27, the flow is returned to step S26, and the split input of the branch destination address or the interrupt destination address is continued. On the other hand, if a yes determination is made, the flow proceeds to step S28.
  • step S28 the output value pc_count of the simulated program counter 204 is fixed as the simulated PC fixed value dump_pc. After that, the flow is returned to step S22, and the above series of operations is repeated.
  • FIG. 6 is a timing chart showing a specific example of the trace operation in the entire trace system X. From the top, the PC load instruction pc_load, the PC increment instruction pc_inc, the output value pc_reg of the program counter 116, the trace clock trace_clk, and the trace data. The trace_data, the count value trace_count of the counter 122, the operating state state of the state machine 111, the output value pc_count of the simulated program counter 204, the fixed value fetch instruction signal fetch_inst, and the simulated PC fixed value dump_pc are described.
  • FIG. 6 assumes a case where the CPU 110 has a three-stage pipeline structure. That is, in the CPU 110, the signal processing for one instruction code is decomposed into three unit signal processing (fetch (F), decode (D), execution (E)), and each of them is independently processed in parallel at the same time. ..
  • the number of stages of the pipeline structure may be two stages or four or more stages.
  • the CPU 110 does not have to have a pipeline structure.
  • the CPU 110 is an 8-bit CPU and the instruction code is for 16 bits.
  • the number of bits of the CPU 110 and the number of bits of the instruction code are not limited to this.
  • FIG. 7 is a diagram showing an example (partial excerpt) of the program code provided for the trace operation of FIG.
  • various instructions JMPC, HLT, STR, LDR, SDR, CALL, RET, OR, etc.
  • the increment value of the program counter 116 is "+2" because the CPU 110 is an 8-bit CPU and the instruction code is for 16 bits, so that the read address of the program memory 117 is incremented by 2 bytes. .. In this way, the increment value of the program counter 116 is determined according to the number of bits of the CPU 110 and the number of bits of the instruction code.
  • the CPU 110 has a three-stage pipeline structure. Therefore, for example, the LDR instruction at address 0x000C fetched at time t1 is decoded at time t2 and executed at time t3. The same applies to other commands as described above. However, due to the execution of a branch instruction or an interrupt instruction, an instruction that has been fetched or decoded in parallel may be discarded without being executed. Of course, this does not apply to CPUs that do not have a pipeline structure and CPUs that have a large number of pipeline stages.
  • the output value pc_count of the simulated program counter 204 is incremented by "+2" one clock later than the output value pc_reg of the program counter 116 (0A ⁇ 0C ⁇ 0E ⁇ 10 ⁇ 12 ⁇ 14).
  • fetch_inst "H”. Therefore, the simulated PC fixed value dump_pc is incremented by "+2" one clock later than the output value pc_count of the simulated program counter 204 (08 ⁇ 0A ⁇ 0C ⁇ 0E ⁇ 10 ⁇ 12).
  • the destination address 0x004C is divided and output as trace data trace_data by 2 bits (see the hatch area in the figure).
  • the operating state state of the state machine 111 is set to the TRACE state (paused state).
  • the mock program counter 204 sequentially stores the branch destination address 0x004C, which is divided and input by 2 bits as trace data trace_data.
  • FIG. 8 is a diagram showing the split input operation of the branch destination address, and shows the transitions of the count value trace_counter of the counter 122, the output value pc_counter of the simulated program counter 204, and the trace data trace_data.
  • trace_counter "3"
  • pc_counter "0000 0000 0000 1100b (0x000C)" (see time t10 in FIG. 6).
  • trace_counter "4"
  • pc_counter "0000 0000 0100 1100b (0x004C)" (see time t11 in FIG. 6).
  • trace_counter "8"
  • pc_counter "0000 0000 0100 1100b (0x004C)" (see time t15 in FIG. 6).
  • the 16-bit branch destination address 0x004C is divided and input to the simulated program counter 204 by dividing it into 8 times by 2 bits each.
  • the simulated PC fixed value dump_pc is incremented by "+2" one clock later than the output value pc_count of the simulated program counter 204 (4C ⁇ 4E ⁇ ).
  • FIG. 9 is a diagram showing the execution result of the program code (FIG. 7). As shown in this figure, the CPU 110 executes the instruction code of each address in the order of... ⁇ 0x0008 ⁇ 0x000A ⁇ 0x000C ⁇ 0x000E ⁇ 0x0010 ⁇ 0x0012 ⁇ 0x004C ⁇ 0x004E ⁇ 0x0050 ⁇ ....
  • the simulated PC fixed value dump_pc changes in the order of ... ⁇ 0x0008 ⁇ 0x000A ⁇ 0x000C ⁇ 0x000E ⁇ 0x0010 ⁇ 0x0012 ⁇ 0x004C ⁇ 0x004E ⁇ 0x0050 ⁇ ... I will go. That is, the simulated PC fixed value dump_pc obtained by the tracer 200 completely matches the execution result of the above-mentioned program code.
  • the invention disclosed in the present specification can be used, for example, for debugging a microprocessor implemented in various information processing devices (smartphones, game devices, car navigation systems, etc.).

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Abstract

トレース回路は、ｍビットのプログラムカウンタを備えたマイクロプロセッサとともに半導体装置に集積化され、トレースクロックとｎビット（ただし２≦ｎ≦ｍ）ビットのトレースデータを外部出力する。トレース回路は、前記プログラムカウンタの不変時には、前記トレースクロックに同期して前記トレースデータを第１出力値とし、前記プログラムカウンタのインクリメント時には、前記トレースクロックに同期して前記トレースデータを第２出力値とし、前記プログラムカウンタへのロード時には、前記トレースクロックに同期して前記トレースデータを第３出力値とし、前記マイクロプロセッサのステートマシンを一時停止した上で、前記プログラムカウンタにロードされた分岐先アドレス又は割込先アドレスを前記トレースデータとして分割出力する。

Description

トレース回路、半導体装置、トレーサ、トレースシステム
　本明細書中に開示されている発明は、トレース回路に関する。
　プログラム動作を行うマイクロプロセッサ（ＣＰＵ［central　processing　unit］等）が搭載されているＬＳＩにおいて、ＬＳＩの外部からプログラム動作をトレースしたい、すなわち、プログラムがどのように動いたかを知りたい、という要求がある。
　その理由は、思ったようにプログラムが動いていない不具合の原因を探るためであったり、プログラム動作のテストにおけるコードカバレッジ（全てのコードを網羅したテストとなっているか）を調査するためであったりする。
　上記の要求に応えるためには、ＣＰＵがプログラムメモリ上の命令コードをどのように読み込んでいったかを知る、言い換えれば、ＣＰＵ内部におけるプログラムメモリのリードアドレスをトレースする必要がある。
　なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
特許第２７２７９４７号明細書 特許第３７７５４６２号明細書
　しかしながら、特許文献１では、ＬＳＩの内部にトレース記憶手段（トレースメモリ）が必要となる。若しくは、ＬＳＩの外部にアドレスバス全てを出力する必要がある。
　また、特許文献２では、分岐命令の実行時に一部の情報しかＬＳＩの外部に出力されないので、ＬＳＩの外部で分岐先アドレスの解析が必要になる。そのため、分岐先アドレス候補の中から分岐先アドレスを一つに絞れない場合、トレースが不可能となってしまう。
　本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、半導体装置の外部からプログラムメモリのリードアドレスを簡易かつ完全にトレースするためのトレース回路を提供することを目的とする。
　本明細書中に開示されているトレース回路は、ｍビットのプログラムカウンタを備えたマイクロプロセッサとともに半導体装置に集積化され、トレースクロックとｎビット（ただし２≦ｎ≦ｍ）ビットのトレースデータを外部出力するトレース回路であって、前記プログラムカウンタの不変時には、前記トレースクロックに同期して前記トレースデータを第１出力値とし、前記プログラムカウンタのインクリメント時には、前記トレースクロックに同期して前記トレースデータを第２出力値とし、前記プログラムカウンタへのロード時には、前記トレースクロックに同期して前記トレースデータを第３出力値とし、前記マイクロプロセッサのステートマシンを一時停止した上で、前記プログラムカウンタにロードされた分岐先アドレス又は割込先アドレスを前記トレースデータとして分割出力する構成（第１の構成）とされている。
　なお、上記第１の構成から成るトレース回路は、前記プログラムカウンタの不変時に前記第１出力値となり、前記プログラムカウンタのインクリメント時に前記第２出力値となり、前記プログラムカウンタへのロード時に前記第３出力値となるステータス信号を生成するステータス生成部と；前記ステータス信号が前記第３出力値となったときに動作を開始し、前記分岐先アドレス又は前記割込先アドレスの分割出力期間が満了したときに動作を停止するカウンタと；前記カウンタの停止中には前記ステータス信号を前記トレースデータとして選択し、前記カウンタの動作中には前記分岐先アドレス又は前記割込先アドレスの一部を前記トレースデータとして選択するセレクタと；を有する構成（第２の構成）にするとよい。
　また、上記第２の構成から成るトレース回路において、前記ステータス生成部は、前記マイクロプロセッサの内部制御信号を監視して前記ステータス信号を生成する構成（第３の構成）にするとよい。
　また、第１～第３いずれかの構成から成るトレース回路において、前記トレースクロックは、前記マイクロプロセッサの駆動クロックである構成（第４の構成）にするとよい。
　また、本明細書中に開示されている半導体装置は、上記第１～第４いずれかの構成から成るトレース回路と；前記プログラムカウンタの出力値をリードアドレスとしてプログラムメモリから命令コードを読み出し、その命令コードをデコード及び実行するマイクロプロセッサと；を集積化して成る構成（第５の構成）とされている。
　なお、上記第５の構成から成る半導体装置において、前記マイクロプロセッサは、パイプライン構造を持つ構成（第６の構成）にするとよい。
　また、本明細書中に開示されているトレーサは、上記第５または第６の構成から成る半導体装置に外付けされ、前記トレースクロックに同期して前記トレースデータを監視し、前記プログラムカウンタを模擬することにより、前記リードアドレスのトレース結果を出力する構成（第７の構成）とされている。
　なお、上記第７の構成から成るトレーサは、模擬プログラムカウンタと；前記トレースデータが前記第１出力値であるときには前記模擬プログラムカウンタを不変とし、前記トレースデータが前記第２出力値であるときには前記模擬プログラムカウンタをインクリメントし、前記トレースデータが前記第３出力値であるときにはこれに引き続いて分割入力される前記分岐先アドレス又は前記割込先アドレスを前記模擬プログラムカウンタに順次格納させるデコーダと；前記分岐先アドレス又は前記割込先アドレスの分割入力期間を除き、前記トレースクロックに同期して前記模擬プログラムカウンタの出力値を確定値として取り込むラッチと；前記ラッチに順次取り込まれる前記確定値を前記トレース結果として格納するトレースメモリと；を有する構成（第８の構成）にするとよい。
　また、本明細書中に開示されているトレースシステムは、上記第５または第６の構成から成る半導体装置と；上記第７または第８の構成から成るトレーサと；前記トレース結果の表示、記憶、及び、解析を行うホストと；を有する構成（第９の構成）とされている。
　さらに、本明細書中に開示されているトレースプログラムは、コンピュータ上で実行され、前記コンピュータの入力部、表示部、記憶部、及び、演算部をそれぞれ、前記トレース結果の入力手段、表示手段、記憶手段、及び、解析手段として動作させることにより、上記第９の構成から成るトレースシステムにおける前記ホストとして前記コンピュータを機能させる構成（第１０の構成）とされている。
　本明細書中に開示されているトレース回路によれば、半導体装置の外部からプログラムメモリのリードアドレスを簡易かつ完全にトレースすることが可能となる。
トレースシステムの全体構成を示す図 ＬＳＩの一構成例を示す図 トレース動作（ＬＳＩ）の一例を示す図 トレーサの一構成例を示す図 トレース動作（トレーサ）の一例を示す図 トレース動作（システム全体）の一例を示す図 プログラムコードの一例を示す図 分岐先アドレスの分割入力動作を示す図 プログラムコードの実行結果を示す図
＜トレースシステム＞
　図１は、トレースシステムの全体構成を示す図である。本構成例のトレースシステムＸは、ＬＳＩ１００と、トレーサ２００と、ホスト３００と、を有する。
　ＬＳＩ１００は、ＣＰＵ１１０を搭載する半導体装置の一例である。なお、ＬＳＩ１００は、外部からＣＰＵ１１０のプログラム動作（＝プログラムメモリのリードアドレス）を簡易かつ完全にトレースするために、１本のトレースクロックtrace_clkとこれに同期したｎビット（例えばｎ＝２）のトレースデータtrace_dataをトレーサ２００に外部出力する機能を備えている（詳細は後述）。
　トレーサ２００は、ＬＳＩ１００に外付けされるアダプタ（デバッグツール）の一例であり、トレースクロックtrace_clkに同期してトレースデータtrace_dataを監視し、ＣＰＵ１１０内部のプログラムカウンタを模擬することにより、上記したリードアドレスのトレース結果trace_resultを取得してホスト３００に出力する（詳細は後述）。なお、トレーサ２００とホスト３００との通信手段としては、ＵＳＢ［universal　serial　bus］などを好適に用いることができる。
　ホスト３００は、トレーサ２００からトレース結果trace_resultの入力を受け付けて、その表示、記憶、及び、解析などを行う。例えば、パーソナルコンピュータをホスト３００として用いる場合には、当該パーソナルコンピュータ上で実行されるトレースプログラム３１０を用意しておき、パーソナルコンピュータの入力部（ＵＳＢポートなど）、表示部（ＬＣＤ［liquid　crystal　display］など）、記憶部（ＨＤＤ［hard　disc　drive］、ＳＳＤ［solid　state　drive］など）、及び、演算部（ＣＰＵ、ＤＳＰ［digital　signal　processor］など）を、それぞれ、トレース結果trace_resultの入力手段、表示手段、記憶手段、及び、解析手段として機能させるとよい。
　なお、上記のトレーサ２００及びトレースプログラム３１０は、ＬＳＩ１００とともに提供されることが望ましい。
＜ＬＳＩ＞
　図２は、ＬＳＩ１００の一構成例を示す図である。本構成例のＬＳＩ１００には、先出のＣＰＵ１１０とともに、トレース回路１２０が集積化されている。
　ＣＰＵ１１０は、駆動クロックＣＬＫ（例えば１００ＭＨｚ）に同期してプログラム動作を行うマイクロプロセッサの一例であり、ステートマシン１１１と、デコード／実行部１１２と、インクリメント部１１３と、分岐先アドレス格納部１１４と、セレクタ１１５と、プログラムカウンタ（ＰＣ［program　counter］）１１６と、プログラムメモリ１１７と、を有する。
　ステートマシン１１１は、ＣＰＵ１１０の状態遷移を司る３ビットの順序回路（論理回路）であり、最大８通りの動作状態state（FETCH、WAIT_KEEP、TRACE、PRE_FETCHなど）を取り得る。TRACEステートは、トレース回路１２０の実装に伴い新規導入された動作状態stateの一つである。詳細は後述するが、プログラムカウンタ１１６にロードされた分岐先アドレス又は割込先アドレスをトレース回路１２０がトレースデータtrace_dataとして分割出力している間、ステートマシン１１１は、TRACEステートで一時停止される。
　デコード／実行部１１２は、プログラムカウンタ１１６の出力値pc_regをリードアドレスとしてプログラムメモリ１１７から命令コードを読み出し、その命令コードをデコードして実行する。
　インクリメント部１１３は、プログラムカウンタ１１６の出力値pc_regを所定のインクリメント値だけ増やして出力する。
　分岐先アドレス格納部１１４は、プログラムカウンタ１１６へのロード時において、デコード／実行部１１２から出力される分岐先アドレス又は割込先アドレスを保持する。
　セレクタ１１５は、デコード／実行部１１２から出力される内部制御信号（例えば、ＰＣロード命令pc_loadとＰＣインクリメント命令pc_inc）に応じて、インクリメント部１１３及び分岐先アドレス格納部１１４いずれか一方の出力をプログラムカウンタ１１６に選択出力する。
　例えば、pc_inc＝”Ｈ”（＝ＰＣインクリメント時の論理レベル）であるときには、インクリメント部１１３の出力がプログラムカウンタ１１６に選択出力される。その結果、ＣＰＵ１１０がパイプライン構造を持つ場合には、命令コードのデコード／実行と並行してプログラムカウンタ１１６がインクリメントされる。若しくは、ＣＰＵ１１０がパイプライン構造を持たない場合には、命令コードのデコード／実行後にプログラムカウンタ１１６がインクリメントされる。
　一方、pc_load＝”Ｈ”（＝ＰＣロード時の論理レベル）であるときには、分岐先アドレス格納部１１４の出力がプログラムカウンタ１１６に選択出力される。従って、例えば割込命令ＮＭＩ［non-maskable　interrupt］及びＩＲＱ［interrupt　request］、ジャンプ命令ＪＭＰ（絶対／相対）、サブルーチンコール命令ＣＡＬＬ、並びに、リターン命令ＲＥＴ及びＲＥＴＩのいずれかが実行されたことにより、pc_load＝”Ｈ”となった場合には、プログラムカウンタ１１６に分岐先アドレス又は割込先アドレスがロードされる。
　プログラムカウンタ１１６は、駆動クロックＣＬＫに同期して動作するｍビット（例えばｍ＝１６）のレジスタである。なお、プログラムカウンタ１１６の出力値pc_regは、プログラムメモリ１１７のリードアドレスとして用いられる。
　プログラムメモリ１１７は、ＣＰＵ１１０の命令コードを格納する記憶手段である。なお、リードアドレス（pc_reg）に応じて読み出された命令コードは、先出のデコード／実行部１１２でデコード／実行される。
　トレース回路１２０は、１本のトレースクロックtrace_clkとこれに同期したｎビット（ただし２≦ｎ≦ｍ、例えばｎ＝２）のトレースデータtrace_dataをトレーサ２００に外部出力する新規な機能ブロックであり、ステータス生成部１２１と、カウンタ１２２と、セレクタ１２３と、を有する。
　なお、上記のトレースクロックtrace_clkとしては、ＣＰＵ１１０の駆動クロックＣＬＫをそのまま用いればよい。
　ステータス生成部１２１は、トレースクロックtrace_clkに同期して動作し、ＣＰＵ１１０の内部制御信号（例えばＰＣロード命令pc_loadとＰＣインクリメント命令pc_inc）を監視して２ビットのステータス信号statusを生成する。
　より具体的に述べると、ステータス信号statusは、プログラムカウンタ１１６の不変時（pc_load＝”Ｌ”かつpc_inc＝”Ｌ”）に第１出力値「０ｄ（００ｂ）」となり、プログラムカウンタ１１６のインクリメント時（pc_inc＝”Ｈ”）に第２出力値「１ｄ（０１ｂ）」となり、プログラムカウンタ１１６へのロード時（pc_load＝”Ｈ”）に第３出力値「２ｄ（１０ｂ）」となる。ステータス信号statusの第４出力値「３ｄ（１１ｂ）」については、リザーブ値（未使用値）としておけばよい。
　カウンタ１２２は、４ビットのパルスカウンタである。カウンタ１２２は、ステータス信号statusが第３出力値「２ｄ（１０ｂ）」となったとき、すなわち、プログラムカウンタ１１６へのロードが発生したときに、トレースクロックtrace_clkのパルスカウント動作を開始する。また、カウンタ１２２は、そのカウント値trace_countが所定値（例えば８ｄ（１０００ｂ））に達したとき、すなわち、分岐先アドレス又は割込先アドレスの分割出力期間（詳細は後述）が満了したときに、パルスカウント動作を停止してカウント値trace_countを０にリセットする。
　セレクタ１２３は、カウンタ１２２の動作状態（カウント値trace_countが０であるか否か）に応じて、ステータス信号statusとプログラムカウンタ１１６の出力値pc_reg（そのうち最大ｎビット）の一方を選択し、トレースデータtrace_dataとして出力する。
　より具体的に述べると、カウンタ１２２の停止中（trace_count＝０）には、ステータス信号statusがトレースデータtrace_dataとして出力される。一方、カウンタ１２２の動作中（trace_count≠０）には、プログラムカウンタ１１６の出力値pc_reg（＝分岐先アドレス又は割込先アドレスの一部）がトレースデータtrace_dataとして順次出力される。
　なお、トレースデータtrace_dataとして分岐先アドレス又は割込先アドレスを完全に出力させるためには、カウンタ１２２の動作中（trace_count≠０）において、ＣＰＵ１１０のステートマシン１１１を一時停止状態（TRACEステート）とすることが望ましい。
　上記の構成から成るトレース回路１２０であれば、極めて簡易な回路構成により、プログラムカウンタ１１６の不変時には、トレースクロックtrace_clkに同期してトレースデータtrace_dataを第１出力値「０ｄ（００ｂ）」とし、プログラムカウンタ１１６のインクリメント時には、トレースクロックtrace_clkに同期してトレースデータtrace_dataを第２出力値「１ｄ（０１ｂ）」とし、プログラムカウンタ１１６へのロード時には、トレースクロックtrace_clkに同期してトレースデータtrace_dataを第３出力値「２ｄ（１０ｂ）」とし、ＣＰＵ１１０のステートマシン１１１を一時停止させた上で、プログラムカウンタ１１６にロードされた分岐先アドレス又は割込先アドレスをトレースデータtrace_dataとして分割出力することができる。以下、フローチャートを参照しながら詳述する。
＜トレース動作（ＬＳＩ側）＞
　図３は、ＬＳＩ１００（特にトレース回路１２０）におけるトレース動作の一例を示すフローチャートである。トレース動作が開始すると、ステップＳ１１では、プログラムカウンタ１１６がインクリメントされたか否か（pc_inc＝”Ｈ”であるか否か）の判定が行われる。ここで、ノー判定が下された場合には、フローがステップＳ１２に進み、イエス判定が下された場合には、フローがステップＳ１４に進む。
　ステップＳ１１でノー判定が下された場合、ステップＳ１２では、プログラムカウンタ１１６が変更（分岐又は割込）されたか否か（pc_load＝”Ｈ”であるか否か）の判定が行われる。ここで、ノー判定が下された場合には、フローがステップＳ１３に進み、イエス判定が下された場合には、フローがステップＳ１５に進む。
　ステップＳ１２でノー判定が下された場合には、プログラムカウンタ１１６が不変であることをトレーサ２００に伝える必要がある。そこで、ステップＳ１３では、トレースデータtrace_dataが第１出力値「０ｄ（００ｂ）」とされる。その後、フローは、ステップＳ１１に戻される。
　一方、ステップＳ１１でイエス判定が下された場合には、プログラムカウンタ１１６がインクリメントされたことをトレーサ２００に伝える必要がある。そこで、ステップＳ１４では、トレースデータtrace_dataが第２出力値「１ｄ（０１ｂ）」とされる。その後、フローは、ステップＳ１１に戻される。
　また、ステップＳ１２でイエス判定が下された場合には、プログラムカウンタ１１６へのロードが発生したことをトレーサ２００に伝える必要がある。そこで、ステップＳ１５では、トレースデータtrace_dataが第３出力値「２ｄ（１０ｂ）」とされる。
　さらに、プログラムカウンタ１１６へのロード時には、分岐先アドレス又は割込先アドレスをトレーサ２００に伝える必要がある。そこで、続くステップＳ１６～Ｓ１８では、分岐先アドレス又は割込先アドレスの分割出力が行われる。
　具体的に述べると、まずステップＳ１６では、カウンタ１２２によるトレースクロックtrace_clkのパルスカウント動作が開始されるとともに、ＣＰＵ１１０のステートマシン１１１が一時停止状態（TRACEステート）とされる。
　次に、ステップＳ１７では、トレースクロックtrace_clkに同期して、分岐先アドレス又は割込先アドレスの一部がトレースデータtrace_dataとして分割出力される。
　次に、ステップＳ１８では、カウンタ１２２のカウント値trace_countが所定値に達したか否か、すなわち、分割出力期間のカウントが満了したか否かの判定が行われる。
　例えば、プログラムカウンタ１１６の出力値pc_reg（＝分岐先アドレス又は割込先アドレス）が１６ビットであり、トレースデータtrace_dataが２ビットである場合には、分岐先アドレス又は割込先アドレスの全ビット値を出力するために、最低８パルスのトレースクロックtrace_clkが必要となる。
　なお、ステップＳ１８でノー判定が下された場合には、フローがステップＳ１７に戻されて、分岐先アドレス又は割込先アドレスの分割出力が継続される。一方、イエス判定が下された場合には、フローがステップＳ１９に進められる。
　ステップＳ１９では、カウンタ１２２のカウント値trace_countが０にリセットされるとともに、ＣＰＵ１１０のステートマシン１１１が一時停止状態（TRACEステート）から復帰される。その後、フローがステップＳ１１に戻されて、上記一連の動作が繰り返される。
＜トレーサ＞
　図４は、トレーサ２００の一構成例を示す図である。本構成例のトレーサ２００は、デコーダ２０１と、インクリメント部２０２と、セレクタ２０３と、模擬プログラムカウンタ２０４と、ラッチ２０５と、トレースメモリ２０６と、を有する。
　デコーダ２０１は、トレースクロックtrace_clkに同期してトレースデータtrace_dataを監視し、トレーサ２００の各部（セレクタ２０３やラッチ２０５など）を制御する。
　具体的に述べると、デコーダ２０１は、トレースデータtrace_dataが第１出力値「０ｄ（００ｂ）」であるときには模擬プログラムカウンタ２０４を不変とし、トレースデータtrace_dataが第２出力値「１ｄ（０１ｂ）」であるときには模擬プログラムカウンタ２０４をインクリメントし、トレースデータtrace_dataが第３出力値「２ｄ（１０ｂ）」であるときにはこれに引き続いて分割入力される分岐先アドレス又は割込先アドレスを模擬プログラムカウンタ２０４に順次格納させるように、セレクタ２０３を制御する。
　また、デコーダ２０１は、トレースデータtrace_dataの監視結果に基づいて確定値取込指示信号fetch_instを生成し、模擬プログラムカウンタ２０４の出力値pc_countを模擬ＰＣ確定値dump_pcとしてラッチ２０５で取り込むべきか否かを制御する。
　インクリメント部２０２は、模擬プログラムカウンタ２０４の出力値pc_countを所定のインクリメント値だけ増やして出力する。
　セレクタ２０３は、トレースデータtrace_data、インクリメント部１１３の出力値、及び、模擬プログラムカウンタ２０４の出力値pc_countのうち、いずれか一つを模擬プログラムカウンタ２０４に選択出力する。
　より具体的に述べると、トレースデータtrace_dataが第１出力値「０ｄ（００ｂ）」であるときには、模擬プログラムカウンタ２０４を不変とすべく、模擬プログラムカウンタ２０４の出力値pc_countが模擬プログラムカウンタ２０４に選択出力される。なお、模擬プログラムカウンタ２０４のフェッチ動作を禁止することにより、模擬プログラムカウンタ２０４を不変としてもよい。
　一方、トレースデータtrace_dataが第２出力値「１ｄ（０１ｂ）」であるときには、模擬プログラムカウンタ２０４をインクリメントすべく、インクリメント部１１３の出力値が模擬プログラムカウンタ２０４に選択出力される。
　また、トレースデータtrace_dataが第３出力値「２ｄ（１０ｂ）」であるときには、これに引き続いて分割入力される分岐先アドレス又は割込先アドレスを模擬プログラムカウンタ２０４に順次格納させるように、トレースtrace_dataが模擬プログラムカウンタ２０４に選択出力される。
　模擬プログラムカウンタ２０４は、トレースクロックtrace_clkに同期して動作するｍビット（例えばｍ＝１６）のレジスタであり、ＣＰＵ１１０のプログラムカウンタ１１６を模擬する。
　ラッチ２０５は、分岐先アドレス又は割込先アドレスの分割入力期間（詳細は後述）を除き、トレースクロックtrace_clkに同期して模擬プログラムカウンタ２０４の出力値pc_countを模擬ＰＣ確定値dump_pcとして取り込む。なお、ラッチ２０５の動作可否は、確定値取込指示信号fetch_instに基づいて決定される。より具体的に述べると、fetch_inst＝”Ｈ”であるときにはラッチ動作が許可される一方、fetch_inst＝”Ｌ”であるときにはラッチ動作が禁止される。
　トレースメモリ２０６は、ラッチ２０５に順次取り込まれる模擬ＰＣ確定値dump_pcをトレース結果trace_resultとして格納する。なお、トレース結果trace_resultの出力動作については、例えば、ホスト３００からの要求に応じて随時出力してもよいし、或いは、一定量がバッファされる毎に定期的に出力してもよい。
　このように、ＬＳＩ１００（特にトレース回路１２０）から、１本のトレースクロックtrace_clkとこれに同期したｎビット（例えばｎ＝２）のトレースデータtrace_dataを外部出力し、ＬＳＩ１００に外付けされたトレーサ２００を用いてＣＰＵ１１０のプログラムカウンタ１１６を模擬する構成であれば、ＬＳＩ１００にトレースメモリを実装せずに済む。従って、ＬＳＩ１００のオーバーヘッドを増すことなく、僅かなピン数でＣＰＵ１１０のプログラム動作（リードアドレス）を簡易かつ完全にトレースすることができる。
　なお、高速の駆動クロックＣＬＫ（例えば１００ＭＨｚ)に同期するＣＰＵ１１０のプログラム動作をトレースするためには、トレースクロックtrace_clk（＝駆動クロックＣＬＫ）に同期して動作するトレーサ２００のハードウェア処理が不可欠であると言える。
＜トレース動作（トレーサ側）＞
　図５は、トレーサ２００におけるトレース動作の一例を示すフローチャートである。トレース動作が開始すると、ステップＳ２１では、まず模擬プログラムカウンタ２０４の出力値pc_countが初期化される。
　例えば、プログラムの先頭からトレースを開始する場合には、通常、プログラムカウンタ１１６の出力値pc_regが０から始まることから、模擬プログラムカウンタ２０４の出力値pc_countも０に初期化すればよい。一方、プログラムの途中からトレースを開始する場合には、トレースを始めたいアドレスでプログラム動作に一旦ブレークを掛け、同プログラム動作の再開後にトレースデータを記録すればよいことから、模擬プログラムカウンタ２０４の出力値pc_countを上記ブレーク時点でのアドレスに初期化すればよい。
　次に、ステップＳ２２では、ＬＳＩ１００から入力されたトレースデータtrace_dataが第２出力値「１ｄ（０１ｂ）」であるか否かの判定が行われる。ここで、ノー判定が下された場合には、フローがステップＳ２３に進み、イエス判定が下された場合には、フローがステップＳ２５に進む。
　ステップＳ２２でノー判定が下された場合、ステップＳ２３では、ＬＳＩ１００から入力されたトレースデータtrace_dataが第３出力値「２ｄ（１０ｂ）」であるか否かの判定が行われる。ここで、ノー判定が下された場合には、フローがステップＳ２４に進み、イエス判定が下された場合には、フローがステップＳ２６に進む。
　ステップＳ２３でノー判定が下された場合には、ＬＳＩ１００から入力されたトレースデータtrace_dataが第１出力値「０ｄ（００ｂ）」であると考えられる。そこで、ステップＳ２４では、模擬プログラムカウンタ２０４が不変とされた後、フローがステップＳ２２に戻される。
　一方、ステップＳ２２でイエス判定が下された場合、ステップＳ２５では、模擬プログラムカウンタ２０４がインクリメントされた後、フローがステップＳ２２に戻される。
　また、ステップＳ２３でイエス判定が下された場合には、分岐先アドレス又は割込先アドレスを模擬プログラムカウンタ２０４にロードする必要がある。そこで、ステップＳ２６及びＳ２７では、分岐先アドレス又は割込先アドレスの分割入力が行われる。
　具体的に述べると、まずステップＳ２６では、トレースデータtrace_dataとして分割入力される分岐先アドレス又は割込先アドレスの一部（２ビット分）が模擬プログラムカウンタ２０４の該当ビットに格納される。
　次に、ステップＳ２７では、分岐先アドレス又は割込先アドレスの全ビット値が模擬プログラムカウンタ２０４に格納されたか否か、すなわち、分岐先アドレス又は割込先アドレスの分割入力が完了したか否かの判定が行われる。
　なお、ステップＳ２７でノー判定が下された場合には、フローがステップＳ２６に戻されて、分岐先アドレス又は割込先アドレスの分割入力が継続される。一方、イエス判定が下された場合には、フローがステップＳ２８に進められる。
　ステップＳ２８では、模擬プログラムカウンタ２０４の出力値pc_countが模擬ＰＣ確定値dump_pcとして確定される。その後、フローがステップＳ２２に戻されて、上記一連の動作が繰り返される。
＜トレース動作（システム全体）＞
　図６は、トレースシステムＸ全体におけるトレース動作の一具体例を示すタイミングチャートであり、上から順に、ＰＣロード命令pc_load、ＰＣインクリメント命令pc_inc、プログラムカウンタ１１６の出力値pc_reg、トレースクロックtrace_clk、トレースデータtrace_data、カウンタ１２２のカウント値trace_count、ステートマシン１１１の動作状態state、模擬プログラムカウンタ２０４の出力値pc_count、確定値取込指示信号fetch_inst、及び、模擬ＰＣ確定値dump_pcが描写されている。
　なお、図６では、ＣＰＵ１１０が３段のパイプライン構造を持つ場合を想定している。すなわち、ＣＰＵ１１０では、一つの命令コードに対する信号処理が３つの単位信号処理（フェッチ（Ｆ）、デコード（Ｄ）、実行（Ｅ））に分解されており、それぞれが独立して同時並列処理される。ただし、パイプライン構造の段数は、２段でもよいし、４段以上でもよい。もちろん、ＣＰＵ１１０は、パイプライン構造を持たなくてもよい。
　また、図６では、ＣＰＵ１１０が８ビットＣＰＵであり、命令コードが１６ビット用である場合を想定している。ただし、ＣＰＵ１１０のビット数や命令コードのビット数は、これに限定されるものではない。
　図７は、図６のトレース動作に供されるプログラムコードの一例（一部抜粋）を示す図である。ここで例示したプログラムコードでは、アドレス0x0000～0x0058それぞれに種々の命令（ＪＭＰＣ、ＨＬＴ、ＳＴＲ、ＬＤＲ、ＳＤＲ、ＣＡＬＬ、ＲＥＴ、及び、ＯＲなど）が記載されている。
　以下では、図６及び図７を適宜参照しながら、トレースシステムＸ全体におけるトレース動作を４つの期間Ｔ１～Ｔ４に大別してそれぞれ詳細に説明する。
　まず、期間Ｔ１（＝時刻ｔ１～ｔ６）に着目する。期間Ｔ１では、pc_load＝”Ｌ”かつpc_inc＝”Ｈ”となっている。従って、プログラムカウンタ１１６の出力値pc_regは、トレースクロックtrace_clk（＝駆動クロックＣＬＫ）に同期して、「＋２」ずつインクリメントされていく（０Ｃ→０Ｅ→１０→１２→１４→１６）。
　なお、プログラムカウンタ１１６のインクリメント値が「＋２」であるのは、ＣＰＵ１１０が８ビットＣＰＵであり、命令コードが１６ビット用であるため、プログラムメモリ１１７のリードアドレスが２バイトずつインクリメントされることによる。このように、プログラムカウンタ１１６のインクリメント値は、ＣＰＵ１１０のビット数や命令コードのビット数に応じて決定される。
　また、先にも述べた通り、ＣＰＵ１１０は、３段のパイプライン構造を持つ。従って、例えば、時刻ｔ１でフェッチされたアドレス0x000CのＬＤＲ命令は、時刻ｔ２でデコードされ、時刻ｔ３で実行される。その他の命令についても、基本的には上記と同様である。ただし、分岐命令や割込命令の実行により、同時並列的にフェッチないしデコードされていた命令が実行されることなく破棄される場合もある。もちろん、パイプライン構造を持たないＣＰＵやパイプライン段数の深いＣＰＵについては、その限りでない。
　また、期間Ｔ１では、トレースデータtrace_dataが第２出力値「１」（＝ＰＣインクリメント）となっている。このとき、カウンタ１２２が非動作状態（trace_count＝０）となり、ステートマシン１１１の動作状態stateがFETCHステートとなる。
　また、期間Ｔ１では、模擬プログラムカウンタ２０４の出力値pc_countがプログラムカウンタ１１６の出力値pc_regから１クロック遅れて「＋２」ずつインクリメントされていく（０Ａ→０Ｃ→０Ｅ→１０→１２→１４）。
　また、期間Ｔ１では、fetch_inst＝”Ｈ”となっている。従って、模擬ＰＣ確定値dump_pcは、模擬プログラムカウンタ２０４の出力値pc_countから１クロック遅れて「＋２」ずつインクリメントされていく（０８→０Ａ→０Ｃ→０Ｅ→１０→１２）。
　次に、期間Ｔ２（＝時刻ｔ６～ｔ８）に着目する。時刻ｔ６において、アドレス0x0012のＣＡＬＬ命令（＝サブルーチンを呼び出すための分岐命令）が実行されると、pc_inc＝”Ｌ”となり、続く時刻ｔ７において、pc_load＝”Ｈ”となり、さらに続く時刻ｔ８において、分岐先アドレス0x004Cがプログラムカウンタ１１６の出力値pc_regとしてフェッチされる。このとき、トレースデータtrace_dataは、それまでの第２出力値「１」（＝ＰＣインクリメント）から、第１出力値「０」（＝ＰＣ不変）に切り替わり、続いて第３出力値「２」（＝ＰＣ変更（分岐））に切り替わる。また、ステートマシン１１１の動作状態stateは、FETCHステートからWAIT_KEEPステートに切り替わる。
　また、期間Ｔ２では、模擬プログラムカウンタ２０４の出力値pc_countが不変値（それまでの「１４」を保持）となる。さらに、fetch_inst＝”Ｌ”となるので、模擬ＰＣ確定値dump_pcも不変値（それまでの「１２」を保持）となる。
　次に、期間Ｔ３（＝時刻ｔ８～ｔ１６）に着目する。トレースデータtrace_dataが第３出力値「２」（＝ＰＣ変化（分岐））となった場合には、次サイクルから分岐先アドレス0x004C（＝0000　0000　0100　1100）の分割出力が開始される。
　より具体的に述べると、時刻ｔ８において、カウンタ１２２のパルスカウント動作（＝カウント値trace_countのカウントアップ）が開始され、同パルスカウント動作が継続されている間、トレースクロックtrace_clkに同期して、分岐先アドレス0x004Cが２ビットずつトレースデータtrace_dataとして分割出力される（図中のハッチング領域を参照）。
　例えば、プログラムカウンタ１１６の出力値pc_reg（＝分岐先アドレス又は割込先アドレス）が１６ビットであり、トレースデータtrace_dataが２ビットである場合には、分岐先アドレス又は割込先アドレスの全ビット値を出力するために、最低８パルスのトレースクロックtrace_clkが必要となる。仮に、トレースデータtrace_dataを４ビットに拡張すれば４パルスで済み、８ビットに拡張すれば２パルスで済み、１６ビット（すなわちｎ＝ｍ）に拡張すれば１パルスで済む。
　また、このとき、分岐先アドレス0x004Cの全ビット値を完全に出力するために、ステートマシン１１１の動作状態stateがTRACEステート（一時停止状態）とされる。
　一方、模擬プログラムカウンタ２０４には、トレースデータtrace_dataとして２ビットずつ分割入力される分岐先アドレス0x004Cが順次格納されていく。
　図８は、分岐先アドレスの分割入力動作を示す図であり、カウンタ１２２のカウント値trace_counter、模擬プログラムカウンタ２０４の出力値pc_counter、及び、トレースデータtrace_dataそれぞれの変遷が描写されている。以下、先出の図６も適宜参照しながら分岐先アドレス0x004C（＝0000　0000　0100　1100）の分割入力動作を説明する。
　trace_counter＝「０」では、pc_counter＝「0000　0000　0001　0100　（0x0014）」である（図６の時刻ｔ７を参照）。
　trace_counter＝「１」では、１６ビットの分岐先アドレス0x004Cのうち、第１ビット値及び第２ビット値（[1:0]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第１ビット値及び第２ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0001　0100b　（0x0014）」となる（図６の時刻ｔ８を参照）。
　trace_counter＝「２」では、１６ビットの分岐先アドレス0x004Cのうち、第３ビット値及び第４ビット値（[3:2]＝”3d（11b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第３ビット値及び第４ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0001　1100b　（0x001C）」となる（図６の時刻ｔ９を参照）。
　trace_counter＝「３」では、１６ビットの分岐先アドレス0x004Cのうち、第５ビット値及び第６ビット値（[5:4]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第５ビット値及び第６ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0000　1100b　（0x000C）」となる（図６の時刻ｔ１０を参照）。
　trace_counter＝「４」では、１６ビットの分岐先アドレス0x004Cのうち、第７ビット値及び第８ビット値（[7:6]＝”1d（01b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第７ビット値及び第８ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0100　1100b　（0x004C）」となる（図６の時刻ｔ１１を参照）。
　trace_counter＝「５」では、１６ビットの分岐先アドレス0x004Cのうち、第９ビット値及び第１０ビット値（[9:8]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第９ビット値及び第１０ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0100　1100b　（0x004C）」となる（図６の時刻ｔ１２を参照）。
　trace_counter＝「６」では、１６ビットの分岐先アドレス0x004Cのうち、第１１ビット値及び第１２ビット値（[11:10]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第１１ビット値及び第１２ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0100　1100b　（0x004C）」となる（図６の時刻ｔ１３を参照）。
　trace_counter＝「７」では、１６ビットの分岐先アドレス0x004Cのうち、第１３ビット値及び第１４ビット値（[13:12]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第１３ビット値及び第１４ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0100　1100b　（0x004C）」となる（図６の時刻ｔ１４を参照）。
　trace_counter＝「８」では、１６ビットの分岐先アドレス0x004Cのうち、第１５ビット値及び第１６ビット値（[15:14]＝”0d（00b）”）が２ビットのトレースデータtrace_dataとして、模擬プログラムカウンタ２０４の第１５ビット値及び第１６ビット値にそれぞれ入力される。その結果、pc_counter＝「0000　0000　0100　1100b　（0x004C）」となる（図６の時刻ｔ１５を参照）。
　このように、１６ビットの分岐先アドレス0x004Cは、２ビットずつ８回に分けて模擬プログラムカウンタ２０４に分割入力される。
　図６に戻り、期間Ｔ４（＝時刻ｔ１６～ｔ１９）に着目して、トレース動作の詳細な説明を続ける。
　時刻ｔ１６において、分岐先アドレス0x004Cの分割出力が完了すると、カウンタ１２２のカウント値trace_countが０に戻り、ステートマシン１１１がTRACEステート（一時停止状態）からPRE_FETCHステートを経てFETCHステートに復帰する。
　なお、時刻ｔ１６では、分岐先アドレス0x004CのＬＤＲ命令がデコードされたことを受けて、pc_inc＝”Ｈ”となっている。従って、プログラムカウンタ１１６の出力値pc_regは、次サイクルからトレースクロックtrace_clk（＝駆動クロックＣＬＫ）に同期して、「＋２」ずつインクリメントされていく（４Ｃ→４Ｅ→５０→５２→…）。
　また、期間Ｔ４では、トレースデータtrace_dataが第２出力値「１」（＝ＰＣインクリメント）となる。従って、模擬プログラムカウンタ２０４の出力値pc_countは、期間Ｔ３で書き込まれた分岐先アドレス0x004Cから「＋２」ずつインクリメントされていく（４Ｃ→４Ｅ→５０→…）。
　また、期間Ｔ４では、trace_data＝「１」（＝ＰＣインクリメント）が２サイクル連続したときにfetch_inst＝”Ｈ”となり、模擬プログラムカウンタ２０４の出力値pc_count（＝0x004C）が模擬ＰＣ確定値dump_pcとしてラッチされる。そして、それ以降、模擬ＰＣ確定値dump_pcは、模擬プログラムカウンタ２０４の出力値pc_countから１クロック遅れて「＋２」ずつインクリメントされていく（４Ｃ→４Ｅ→…）。
　なお、trace_data＝「１」が２サイクル連続したときに模擬プログラムカウンタ２０４の出力値pc_countを模擬ＰＣ確定値dump_pcとして確定させる理由は、ＣＰＵ１１０が３段のパイプライン構造を持っており、ＰＣインクリメントが２回連続したときに初めて、読み出された命令コードが実行されるからである。
　図９は、プログラムコード（図７）の実行結果を示す図である。本図で示したように、ＣＰＵ１１０は、…→0x0008→0x000A→0x000C→0x000E→0x0010→0x0012→0x004C→0x004E→0x0050→…という順に、各アドレスの命令コードを実行していく。
　一方、模擬ＰＣ確定値dump_pcは、先出の図６で示したように、…→0x0008→0x000A→0x000C→0x000E→0x0010→0x0012→0x004C→0x004E→0x0050→…という順に、その値が変遷していく。すなわち、トレーサ２００で得られる模擬ＰＣ確定値dump_pcは、上記したプログラムコードの実行結果と完全に一致している。
　従って、これまでに説明してきたトレーサシステムＸによれば、ＣＰＵ１１０のプログラム動作を完全に把握することが可能となる。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本明細書中に開示されている発明は、例えば、種々の情報処理装置（スマートフォン、ゲーム機器、カーナビゲーションシステムなど）に実装されるマイクロプロセッサのデバッグに利用することが可能である。
　　　１００　　ＬＳＩ（半導体装置）
　　　１１０　　ＣＰＵ（マイクロプロセッサ）
　　　１１１　　ステートマシン
　　　１１２　　デコード／実行部
　　　１１３　　インクリメント部
　　　１１４　　分岐先アドレス格納部
　　　１１５　　セレクタ
　　　１１６　　プログラムカウンタ
　　　１１７　　プログラムメモリ
　　　１２０　　トレース回路
　　　１２１　　ステータス生成部
　　　１２２　　カウンタ
　　　１２３　　セレクタ
　　　２００　　トレーサ
　　　２０１　　デコーダ
　　　２０２　　インクリメント部
　　　２０３　　セレクタ
　　　２０４　　模擬プログラムカウンタ
　　　２０５　　ラッチ
　　　２０６　　トレースメモリ
　　　３００　　ホスト
　　　３１０　　トレースプログラム
　　　Ｘ　　トレースシステム

Claims (10)

  1. 　ｍビットのプログラムカウンタを備えたマイクロプロセッサとともに半導体装置に集積化され、トレースクロックとｎビット（ただし２≦ｎ≦ｍ）ビットのトレースデータを外部出力するトレース回路であって、
    　前記プログラムカウンタの不変時には、前記トレースクロックに同期して前記トレースデータを第１出力値とし、
    　前記プログラムカウンタのインクリメント時には、前記トレースクロックに同期して前記トレースデータを第２出力値とし、
    　前記プログラムカウンタへのロード時には、前記トレースクロックに同期して前記トレースデータを第３出力値とし、前記マイクロプロセッサのステートマシンを一時停止した上で、前記プログラムカウンタにロードされた分岐先アドレス又は割込先アドレスを前記トレースデータとして分割出力する、
    　ことを特徴とするトレース回路。
  2. 　前記プログラムカウンタの不変時に前記第１出力値となり、前記プログラムカウンタのインクリメント時に前記第２出力値となり、前記プログラムカウンタへのロード時に前記第３出力値となるステータス信号を生成するステータス生成部と；
    　前記ステータス信号が前記第３出力値となったときに動作を開始し、前記分岐先アドレス又は前記割込先アドレスの分割出力期間が満了したときに動作を停止するカウンタと；
    　前記カウンタの停止中には前記ステータス信号を前記トレースデータとして選択し、前記カウンタの動作中には前記分岐先アドレス又は前記割込先アドレスの一部を前記トレースデータとして選択するセレクタと；
    　を有することを特徴とする請求項１に記載のトレース回路。
  3. 　前記ステータス生成部は、前記マイクロプロセッサの内部制御信号を監視して前記ステータス信号を生成することを特徴とする請求項２に記載のトレース回路。
  4. 　前記トレースクロックは、前記マイクロプロセッサの駆動クロックであることを特徴とする請求項１～請求項３のいずれか一項に記載のトレース回路。
  5. 　請求項１～請求項４のいずれか一項に記載のトレース回路と；
    　前記プログラムカウンタの出力値をリードアドレスとしてプログラムメモリから命令コードを読み出し、その命令コードをデコード及び実行するマイクロプロセッサと；
    　を集積化して成ることを特徴とする半導体装置。
  6. 　前記マイクロプロセッサは、パイプライン構造を持つことを特徴とする請求項５に記載の半導体装置。
  7. 　請求項５または請求項６に記載の半導体装置に外付けされ、前記トレースクロックに同期して前記トレースデータを監視し、前記プログラムカウンタを模擬することにより、前記リードアドレスのトレース結果を出力することを特徴とするトレーサ。
  8. 　模擬プログラムカウンタと；
    　前記トレースデータが前記第１出力値であるときには前記模擬プログラムカウンタを不変とし、前記トレースデータが前記第２出力値であるときには前記模擬プログラムカウンタをインクリメントし、前記トレースデータが前記第３出力値であるときにはこれに引き続いて分割入力される前記分岐先アドレス又は前記割込先アドレスを前記模擬プログラムカウンタに順次格納させるデコーダと；
    　前記分岐先アドレス又は前記割込先アドレスの分割入力期間を除き、前記トレースクロックに同期して前記模擬プログラムカウンタの出力値を確定値として取り込むラッチと；
    　前記ラッチに順次取り込まれる前記確定値を前記トレース結果として格納するトレースメモリと；
    　を有することを特徴とする請求項７に記載のトレーサ。
  9. 　請求項５または請求項６に記載の半導体装置と、
    　請求項７または請求項８に記載のトレーサと、
    　前記トレース結果の表示、記憶、及び、解析を行うホストと、
    　を有することを特徴とするトレースシステム。
  10. 　コンピュータ上で実行され、前記コンピュータの入力部、表示部、記憶部、及び、演算部をそれぞれ、前記トレース結果の入力手段、表示手段、記憶手段、及び、解析手段として動作させることにより、請求項９に記載のトレースシステムにおける前記ホストとして前記コンピュータを機能させることを特徴とするトレースプログラム。
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