JP2974601B2

JP2974601B2 - マイクロプロセッサ及びデバッグシステム

Info

Publication number: JP2974601B2
Application number: JP7341675A
Authority: JP
Inventors: 高宮森; 達男矢野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-12-28
Filing date: 1995-12-27
Publication date: 1999-11-10
Anticipated expiration: 2015-12-27
Also published as: JPH08255096A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバッグ機能のう
ちのプログラムカウンタをトレースする機能（ＰＣトレ
ース機能）を有すると共に、デバッグ機能のうちのあら
かじめ設定したアドレス、データがアクセスされたとき
に、外部にそれを通知する機能（トリガ機能）を有する
マイクロプロセッサ及びデバッグシステムに関する。

【０００２】

【従来の技術】図４２に従来のデバッグシステムを示
す。この従来例は一般にインサーキットエミュレータと
呼ばれるデバッグシステムである。

【０００３】図４２において、従来のデバッグシステム
は、ユーザーターゲットシステム５００とユーザーター
ゲットシステム５００をデバッグするためのデバッガ５
０５から構成される。ユーザーターゲットシステム５０
０はさらに、マイクロプロセッサ５０１、メモリ５０
３、Ｉ／Ｏ５０２からなる。デバッガ５０５は、デバッ
グ用マイクロプロセッサ５０６とモニタプログラムメモ
リ５０７から構成される。

【０００４】従来のデバッグシステムでは、デバッグ時
には、ターゲットボード上のマイクロプロセッサ５０１
を取り外すか又は無効にして、この部分にデバッガ５０
５のプローブを接続して、デバッガ５０５上のデバッグ
用マイクロプロセッサ５０６を代わりに動作させる。デ
バッグ用マイクロプロセッサ５０６はデバッガ５０５上
のモニタプログラムメモリ５０７に格納されているモニ
タプログラムを実行することにより、ユーザープログラ
ムの実行を制御している。

【０００５】デバッグ用マイクロプロセッサ５０６は、
ユーザーターゲットシステム５００上のメモリ５０３に
格納されているプログラムを実行し、メモリ５０３上の
データをアクセスしたり、Ｉ／Ｏ５０２をアクセスす
る。また、デバッガ５０５はトレースメモリ５０８を有
し、デバッグ用マイクロプロセッサ５０６は、マイクロ
プロセッサ５０１からは得られないトレース情報を出力
する。これにより、プロセッサバスからだけではトレー
スできないプロセッサの内部状態の一部、例えばプログ
ラムカウンタ（ＰＣ）の値がトレース可能となる。

【０００６】この従来例では、ユーザーターゲットシス
テム５００上のマイクロプロセッサのすべてのピンにデ
バッガ５０５を接続しなければならない。プロセッサの
ピンには、例えばアドレス信号３０本、バイトイネーブ
ル信号４本、リード信号、ライト信号、リード応答信
号、ライト応答信号、データ信号３２本、合計７０本の
信号がある。接続するピン数が多いため、プローブが高
価となり、しかもプロービングが不安定になることが多
かった。また、ターゲットシステム５００上のメモリ５
０３にアクセスする場合とデバッガ５０５のモニタプロ
グラムメモリ５０７にアクセスする場合とで、バスを切
り替えなければならないため、動作周波数の高いプロセ
ッサでは実現が困難であった。

【０００７】さらに、派生品が接続されたマイクロプロ
セッサである場合には、パッケージやピンの数、位置が
異なるために、本質的には同じデバッガが使用できるに
もかかわらず、プローブを派生品毎に用意しなければな
らなかった。また、プローブを接続することによりユー
ザーターゲットシステム５００で使用する信号にも影響
を与え、ユーザーターゲットシステム５００の動作その
ものを不安定にする場合があった。

【０００８】図４３にデバッグシステムの他の従来例を
示す。この従来例は、一般にＲＯＭモニタと呼ばれるデ
バッグシステムである。

【０００９】この従来例は、ユーザーターゲットシステ
ム５１０上にホストコンピュータ５１７と接続するため
のシルアルインターフェース５１２を用意して、メモリ
５１３中にモニタプログラム５１４を格納しておく。マ
イクロプロセッサ５１１は、このモニタプログラム５１
４を実行させることによりＩ／Ｏ５１５、メモリ５１
３、レジスタ５１６にアクセスする。さらに、ソフトウ
ェアブレイク命令を使用して、ユーザープログラムの実
行制御を行う。

【００１０】この従来例では、モニタプログラム５１４
をユーザーが使用するメモリ５１３で実行するために、
ユーザーターゲットシステム５１０のメモリシステムの
動作が完全でない場合に、モニタプログラム自身が安定
して動作しない場合があった。ユーザーのメモリ量に余
裕が無い場合には、モニタプログラムが占有するアドレ
ス空間が確保できないことがあった。さらに、モニタモ
ードに入るために、ユーザーの割り込みの一部を使用し
なければならないので、プログラムの種類によってはデ
バッグが不可能なことがあった。また、予めユーザータ
ーゲットシステム５１０上に、シリアルインターフェー
スの回路を実装しなければならないなど、デバッグ後は
使用しない可能性のある回路をターゲットシステムに設
ける必要があった。さらに、デバッグのためのハードウ
ェーアブレークポイント等の資源を備えていないため、
デバッグ機能が貧弱であり、トレースも取れなかった。

【００１１】図４４にデバッグシステムのさらに他の従
来例を示す。

【００１２】この従来例は、ユーザーターゲットシステ
ム５２０上のマイクロプロセッサ５２１中にデバッグツ
ール５２９との通信に必要なシリアルインターフェース
５２６とデバッグツール５２９から送られてきた電気信
号を解釈して実行するシーケンサ５２５を内蔵する。シ
ーケンサ５２５は、送られてきた信号にしたがってユー
ザープログラムの実行を一時停止して、レジスタ５２８
にアクセスしたり、バスコントローラ５２７を使用して
メモリ５２４やＩ／Ｏ５２３にアクセスし、ユーザープ
ログラムの実行制御を行う。シリアルインターフェース
５２６からの信号は、直接にはホストコンピュータ５３
０に接続できないことが多いので、デバッグツール５２
９がホストコンピュータからのコマンドをマイクロプロ
セッサ５２１が理解できる電気信号に変換したり、また
マイクロプロセッサ５２１からの信号をホストコンピュ
ータ５３０が理解できるデータ形式に変換する。

【００１３】この従来例では、シーケンサ５２５をマイ
クロプロセッサ５２１に内蔵して、さらに、シーケンサ
５２５がプロセッサ５２１にアクセスするため、デバッ
グツール５２９との接続のためのロジック回路が複雑と
なり、チップ上での面積も大きくなった。また、レジス
タの追加などが発生した場合に、シーケンサ５２５を変
更しなければならないので、変更のための作業に労力を
要していた。また、この従来例でもトレースは取れなか
った。

【００１４】

【発明が解決しようとする課題】上記したように、従来
のデバッグシステムでは、ユーザーターゲットシステム
とデバッグ用プロセッサをプロセッサバスで接続するた
めに、接続に要する信号が多くなるという欠点があっ
た。また、図４２に示す従来のデバッグシステムでは、
デバッガ上のマイクロプロセッサがユーザーターゲット
システムのメモリ、Ｉ／Ｏをアクセスしなければならな
く、アクセスのタイミングが困難であった。

【００１５】また、モニタプログラムをユーザのメモリ
に記憶される従来のデバッグシステムでは、ユーザーが
使用するメモリ空間が少なくなるという不具合を招いて
いた。さらに、デバッグを確実かつ十分に行うことが困
難となっていた。

【００１６】一方、デバッグツールから与えられる信号
を解釈して実行するシーケンサをマイクロプロセッサに
内蔵してデバッグを行う従来例では、デバッグツールと
の接続のための構成が複雑かつ大型化していた。また、
マイクロプロセッサの構成のの追加などが発生した場合
にはシーケンサを変更しなければならず、変更のために
多大な労力が必要になっていた。

【００１７】また、上記したように、従来のデバッグシ
ステムでは、ＰＣトレースができなかったり、ＰＣトレ
ースができる場合でもユーザーターゲットシステムとデ
バッグ用のプロセッサをプロセッサバスで接続するため
に、接続に要する信号が多くなるという欠点があった。
また、図４２に示した従来のデバッグシステムでは、デ
バッガ上のマイクロプロセッサがユーザーターゲットシ
ステムのメモリ、Ｉ／Ｏをアクセスしなければならな
く、アクセスのタイミングが困難であった。

【００１８】また、上記したように、図４３、図４４の
従来のデバッグシステムでは、トリガ機能がなかった。
また、図４２に示した従来例では、デバッグ専用のマイ
クロプロセッサにトリガ機能を設けることができるが、
トリガ情報を出力する信号が増えるなどの問題があっ
た。また、図４１の方法には、デバッグ用のプロセッサ
をプロセッサバスで接続するために、接続に要する信号
が多くなるという欠点があり、また、デバッグ上のマイ
クロプロセッサがユーザーターゲットシステムのメモ
リ、Ｉ／Ｏをアクセスしなければならなく、アクセスの
タイミングが困難であった。

【００１９】そこで、この発明は、上記に鑑みてなされ
たものであり、ユーザーターゲットシステム上のマイク
ロプロセッサにデバッグ機能を備えることによって、ユ
ーザーターゲットシステムとデバッガとの接続に要する
信号を削減することを目的とする。

【００２０】また、この発明は、ユーザーターゲットシ
ステム上のマイクロプロセッサにデバッグ機能を備え、
デバッグ時でもユーザーターゲットシステム上でマイク
ロプロセッサを動作させることによって、ユーザーター
ゲットシステム上のメモリやＩ／Ｏのアクセスを容易に
することを他の目的とする。

【００２１】また、この発明は、ユーザーターゲットシ
ステム上のマイクロプロセッサにデバッグ機能を備える
ことによって、少ない本数の信号によってＰＣトレース
機能を実現することを他の目的としている。

【００２２】また、この発明は、ユーザーターゲットシ
ステム上のマイクロプロセッサにデバッグ機能を備え、
デバッグ時でもユーザーターゲットシステム上でマイク
ロプロセッサを動作させることによって、ユーザーター
ゲットシステム上のメモリやＩ／Ｏのアクセスを容易に
することを他の目的とする。

【００２３】また、この発明は、ユーザーターゲットシ
ステム上のマイクロプロセッサにデバッグ機能を備え、
ハードウェアブレーク機能とトリガ機能のアドレス及び
データ比較回路を共用したり、ＰＣトレースの情報出力
信号を利用してトリガ情報を外部に出力することによ
り、最小のハードウェアによってトリガ機能を実現する
ことを他の目的としている。

【００２４】

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、ユーザーターゲットシステ
ムをデバッグするモニタプログラムを含むデバッグツー
ルと、ユーザープログラム又はモニタプログラムを実行
するプロセッサコアと、前記プロセッサコアと内部デバ
ッグインターフェース又はプロセッサバスを介して接続
され、前記デバッグツールと外部デバッグインターフェ
ースを介して接続され、モニタプログラムを前記プロセ
ッサコアが実行可能とするための前記デバッグツールと
のインターフェース手段、及び前記プロセッサコアがユ
ーザープログラムの実行中にユーザープログラムからモ
ニタプログラムへ移行するための割り込み又は例外を前
記プロセッサコアに要求する実行制御手段を備えたデバ
ッグモジュールとからなるマイクロプロセッサと、前記
マイクロプロセッサとプロセッサバスにより接続されて
デバッグの対象となるユーザーターゲットシステムを構
成し、前記マイクロプロセッサがユーザープログラムを
実行するために必要となる情報を記憶するメモリと、前
記マイクロプロセッサとプロセッサバスにより接続され
てデバッグの対象となるユーザーターゲットシステムを
構成するＩ／Ｏ装置とを有するマイクロプロセッサであ
ることである。

【００２６】上記第１の特徴によれば、ユーザーターゲ
ットシステム上のマイクロプロセッサにデバッグ機能を
備えて、ユーザーターゲットシステムとデバッガとの接
続に要する信号を削減することができる。また、デバッ
グ時でもユーザーターゲットシステム上でマイクロプロ
セッサを動作させることによって、ユーザーターゲット
システム上のメモリやＩ／Ｏのアクセスを容易にするこ
とができる。

【００２７】本発明の第２の特徴は、プログラムを実行
するプロセッサコアと、前記プロセッサコアと内部デバ
ッグインターフェースを介して接続され、前記プロセッ
サコアから出力される、実行している命令のアドレスの
値を、命令のアドレスのビット幅よりも少ない本数のプ
ログラムカウンタ出力信号に出力するプログラムカウン
タトレース回路と、を有するマイクロプロセッサである
ことである。

【００２８】上記第２の特徴によれば、ユーザーターゲ
ット上のマイクロプロセッサにデバッグ機能を備えるこ
とによって、プログラムカウンタトレース出力に必要な
インターフェース信号を削減することができる。

【００２９】本発明の第３の特徴は、プログラムを実行
するプロセッサコアと、設定したアドレスとアクセスさ
れたアドレスが一致したとき、あるいは設定したアドレ
スとデータがアクセスされたアドレスとデータに一致し
たときに、前記プロセッサコアへブレークを要求する
か、トリガ出力要求信号を有効にするブレーク回路と、
前記ブレーク回路からのトリガ出力要求信号が有効にな
ったとき、外部ステータス信号を有効にするプログラム
カウンタトレース回路を有するマイクロプロセッサであ
ることである。

【００３０】上記第３の特徴によれば、ユーザーターゲ
ット上のマイクロプロセッサにデバッグ機能を備えるこ
とによって、ハードウェハブレーク機能とトリガ機能の
アドレス比較回路を共用したり、プログラムカウンタト
レースの情報出力信号を利用してトリガ情報を外部に出
力することにより、最小のハードウェハによってトリガ
機能を実現することができる。

【００３１】

【発明の実施の形態】以下に、図面を用いてこの発明の
実施形態を示す。

【００３２】図１に請求項１記載の発明のマイクロプロ
セッサ及びデバッグシステムの構成図を示す。

【００３３】図１において、デバッグシステムは、ユー
ザーターゲットシステム７０とデバッガ６０からなる。

【００３４】ユーザーターゲットシステム７０は、デバ
ッグ機能を内蔵したマイクロプロセッサ１０と、メモリ
４０と、Ｉ／Ｏ５０とから構成される。

【００３５】マイクロプロセッサ１０は、プロセッサコ
ア２０とデバッグモジュール３０から構成される。プロ
セッサコア２０は、プロセッサバス８０を介してメモリ
４０やＩ／Ｏ５０をアクセスし、プログラムを実行す
る。また、プロセッサコア２０は、内部デバッグインタ
ーフェースとプロセッサバス８０によってデバッグモジ
ュール３０と接続されている。デバッグモジュール３０
は外部デバッグインターフェースによってデバッガ６０
と接続されている。

【００３６】デバッグシステムには、モニタプログラム
を実行しているデバッグモードと、ユーザープログラム
を実行しているノーマルモードの２つの実行モードがあ
る。

【００３７】＜デバッグモードの動作＞プロセッサコア
２０がデバッグ例外あるいはデバッグリセットを発生す
ると、デバッグモードになる。プロセッサコア２０は、
デバッグ例外のベクタアドレス（ＦＦ２０＿０２００）
あるいはデバッグリセットのベクタアドレス（ＦＦ２０
＿００００）へジャンプし、デバッグモード信号ＤＭを
アサートする。これらのベクタアドレスに対応するメモ
リは、デバッガ６０上におかれている。プロセッサコア
２０は、デバッグモジュール３０を介してデバッガ６０
上のモニタプログラムを実行する。モニタプログラムで
は、メモリやレジスタのリードやライト、ユーザープロ
グラムの終了アドレスの指定、ユーザープログラムの実
行開始アドレスの指定などの実行制御機能を実現する。
プロセッサコア２０が、ノーマルモードへの復帰命令を
実行することによってノーマルモードへ復帰し、ユーザ
ープログラムの実行を開始する。プロセッサコア２０
は、ノーマルモードへの復帰命令で指定されるアドレス
へジャンプし、デバッグモード信号ＤＭをネゲートす
る。

【００３８】＜ノーマルモードの動作＞ノーマルモード
では、デバッグシステムは、ユーザープログラムを実行
する。このとき同時に、ＰＣ（プログラムカウンタ）情
報をトレースする（ＰＣトレース機能）。デバッグシス
テムは、ハードウエアブレーク、ソフトウエアブレー
ク、デバッグ割り込み、デバッグリセットなどによっ
て、プロセッサコア２０へデバッグ例外／デバッグリセ
ットを要求し、デバッグモードへ制御を移すことができ
る。

【００３９】以下にノーマルモードで有効な、ＰＣトレ
ース機能、ハードウエアブレーク機能、ソフトウエアブ
レーク機能、デバッグ割り込み機能、デバッグリセット
機能、トレーストリガ機能について説明する。

【００４０】ＰＣトレース機能は、プロセッサコア２０
がユーザープログラムを実行しているときにＰＣの値を
トレースする機能である。プロセッサコア２０が、メモ
リ４０上のユーザープログラムを実行しているときに、
そのＰＣトレース情報を内部デバッグインターフェース
へ出力し、デバッグモジュールがその情報を入力して情
報を加工した後、外部デバッグインターフェースを介し
てデバッガ６０へ出力することによって実現される。

【００４１】ハードウエアブレーク機能は、所定のアド
レスの命令が実行されたり、データがアクセスされると
きに、プロセッサコア２０がデバッグ例外を発生し、デ
バッガ６０のモニタプログラムへ制御を移す機能であ
る。この機能は、プロセッサコア２０が内部デバッグイ
ンターフェースとプロセッサバス８０に出力する、命令
実行アドレス、データアクセスアドレスやそのデータの
値をデバッグモジュール３０がデバッグモジュール３０
内のレジスタに設定されているアドレスやデータの値と
比較し、それが一致したときにデバッグ例外あるいはデ
バッグ割り込みをプロセッサコア２０へ要求することに
よって実現される。

【００４２】ソフトウエアブレーク機能は、プロセッサ
コア２０がソフトウエアブレーク命令を実行することに
よりデバッグ例外を発生するものである。これによりモ
ニタプログラムへ制御を移すことができる。

【００４３】デバッグ割り込み機能は、プロセッサコア
２０のデバッグ割り込み信号をアサートすることによ
り、プロセッサコア２０がデバッグ例外を発生する機能
である。これによりモニタプログラムへ制御を移すこと
ができる。

【００４４】デバッグリセット機能は、プロセッサコア
２０のデバッグリセット信号をアサートすることによ
り、プロセッサコア２０がデバッグリセットを発生する
機能である。これにより、プロセッサコア２０とデバッ
グモジュール３０の内部状態が初期化され、プロセッサ
コア２０はデバッグモードとなり、デバッグリセットの
ベクタアドレス（ＦＦ２０＿００００）からプログラム
の実行を開始する。

【００４５】トレーストリガ機能は、所定のアドレスの
命令が実行されたり、データがアクセスされたときに、
マイクロプロセッサ１０が外部信号にその状態を出力す
る機能である。デバッガ６０がこの信号を入力し、ＰＣ
トレースのＯＮ／ＯＦＦを制御したりする。この機能
は、プロセッサコア２０が内部デバッグインターフェー
スとプロセッサバス８０に出力する、命令実行アドレ
ス、データアクセスアドレスやそのデータの値をデバッ
グモジュール３０が、デバッグモジュール３０内のレジ
スタに設定されているアドレスやデータの値と比較し、
それらが一致したときにトリガ情報をデバッガ６０へ出
力することによって実現される。

【００４６】次に、デバッグモジュール３０についてさ
らに詳しく説明する。

【００４７】図２にデバッグモジュール３０の内部ブロ
ックを示す。図２において、デバッグモジュール３０
は、命令／データアドレスブレーク回路３１、ＰＣトレ
ース回路３２、プロセッサバスブレーク回路３３、シリ
アルモニタバス回路３４、レジスタ回路３５、外部イン
ターフェース回路３６、クロック供給回路３７から構成
される。

【００４８】命令／データアドレスブレーク回路３１
は、プロセッサコア２０と内部デバッグインターフェー
スで接続されている。プロセッサコア２０から出力され
る命令アドレスを入力し、その値がレジスタ回路３５に
設定されている命令アドレスと一致したときプロセッサ
コア２０へ命令アドレスブレーク例外を要求する。ま
た、プロセッサコア２０から出力されるデータアドレス
を入力し、その値がレジスタ回路３５に設定されている
データアドレスと一致したときプロセッサコア２０へデ
ータアドレスブレーク例外を要求する。

【００４９】ＰＣトレース回路３２は、プロセッサコア
２０と内部デバッグインターフェースで接続されてい
る。プロセッサコア２０から出力されるＰＣトレース情
報を入力し、その情報を加工して外部インターフェース
回路３６へ出力する。

【００５０】プロセッサバスブレーク回路３３は、プロ
セッサコア２０とプロセッサバス８０で接続されてい
る。プロセッサバス８０上のバスサイクルを監視して、
レジスタ回路３５に設定されたアドレスとデータのバス
サイクルが実行されると、プロセッサコア２０へ例外を
要求する。

【００５１】シリアルモニタバス回路３４は、プロセッ
サバス８０によってプロセッサコア２０と接続され、プ
ロセッサコア２０がデバッガ６０上のモニタプログラム
を実行するときに、そのインターフェースを行う。

【００５２】レジスタ回路３５は、デバッグモジュール
３０に内蔵されている制御レジスタを含み、デバッグモ
ジュールの機能を制御する。プロセッサバス８０と内部
デバッグインターフェースによってプロセッサコア２０
と接続され、プロセッサコア２０によって制御レジスタ
の内容をリード／ライトすることができる。また、制御
レジスタの内容は、デバッグモジュールの各回路やプロ
セッサコア２０へ出力され、デバッグ機能が制御され
る。

【００５３】外部インターフェース回路３６は、デバッ
グモジュール３０内のＰＣトレース回路３２、シリアル
モニタバス回路３４やプロセッサコア２０とデバッガ６
０とのインターフェースを制御する回路である。

【００５４】クロック供給回路３７は、クロック信号Ｃ
ＬＫを分周する回路である。シリアルモニタバス回路は
分周したクロックＣＬＫ２で動作する。

【００５５】＜外部信号の説明＞デバッグモジュール３
０と外部デバッガ６０との専用インターフェース信号は
次の８本である。１．ＳＤＡＯ／ＴＰＣ：Ｏｕｔｐｕｔ２．ＳＤＩ／ＤＩＮＴ＊：Ｉｎｐｕｔ３．ＤＣＬＫ：Ｏｕｔｐｕｔ４．ＤＲＥＳＥＴ＊：Ｉｎｐｕｔ５−７．ＰＣＳＴ［２：０］：Ｏｕｔｐｕｔ８．ＤＢＧＥ＊：Ｉｎｐｕｔ

【００５６】（１）ＤＣＬＤ（ＤｅｂｕｇＣｌｏｃ
ｋ）：Ｏｕｔｐｕｔこの信号はデバッガ６０へのクロック出力である。シリ
アルモニタバス、ＰＣトレースインターフェースの信号
のタイミングは、すべてこのデバッグクロックＤＣＬＫ
で規定される。シリアルモニタバス動作のときは、プロ
セッサコア２０の動作クロックの２分周クロックにな
る。

【００５７】（２）ＤＲＥＳＥＴ＊（ＤｅｂｕｇＲｅ
ｓｅｔ）：Ｉｎｐｕｔ（プルアップ付き端子）この信号はデバッグリセット入力で、ＬｏｗＡｃｔｉ
ｖｅとなる。ＤＲＥＳＥＴ＊がアサートされると、デバ
ッグモジュールは初期化される（ＤＢＧＥ＊には無関
係）。デバッグ６０を使用しないときは、この端子を未
接続にする。

【００５８】（３）ＰＣＳＴ［２：０］（ＰＣＴｒａ
ｃｅＳｔａｔｕｓ）：Ｏｕｔｐｕｔこの信号は以下のＰＣトレースステータス情報とシリア
ルモニタバスのモードを出力する。

【００５９】１１１（ＳＴＬ）：パイプラインストール１１０（ＪＭＰ）：分岐／ジャンプ成立（ＰＣ出力あ
り）１０１（ＢＲＴ）：分岐／ジャンプ成立（ＰＣ出力な
し）１００（ＥＸＰ）：例外発生（例外ベクタのコード出力
あり）０１１（ＳＥＱ）：シーケンシャル実行（１命令実行し
たことを示す）０１０（ＴＳＴ）：パイプラインストール時のトレース
トリガ出力００１（ＴＳＱ）：実行時のトレーストリガ出力０００（ＤＢＭ）：デバッグモード（０：Ｌｏｗ、
１：Ｈｉｇｈレベル）（４）ＤＢＧＥ＊（ＤｅｂｕｇｇｅｒＥｎａｂｌ
ｅ）：Ｉｎｐｕｔ（プルアップ付き端子）

【００６０】この信号はデバッガ６０の接続の有無を示
す。外部にデバッガ６０が接続されていないときは、Ｈ
ｉｇｈ（非接続ＮＣ）にし、デバッガ６０が接続されて
いるときはＬｏｗを入力する。

【００６１】デバッガ６０が接続されていない（ＤＢＧ
Ｅ＊信号がＨｉｇｈの）ときは、プロセッサコア２０の
ＤＥＶ信号はＬｏｗとなり、デバッグ例外のベクタアド
レスはＦＦ２０＿０２００になる。ユーザーリセット
（ＲＥＳＥＴ＊）によってデバッグモジュール機能が初
期化され、デバッガ機能が全てディスエーブル状態にな
る。出力信号（ＳＤＡ０／ＴＰＣ、ＤＣＬＫ、ＰＣＳＴ
［２：０］）は全てＨｉ−ｚとなる。

【００６２】デバッガ６０が接続されている（ＤＢＧＥ
＊信号がＬｏｗの）ときは、プロセッサコア２０のＤＥ
Ｖ信号はＨｉｇｈとなり、デバッグ例外のベクタアドレ
スは、ＦＦ２０＿０２００（モニタ領域内）になる。ユ
ーザーリセット（ＲＥＳＥＴ＊）ではデバッグモジュー
ルは初期化されない。

【００６３】（５）ＳＤＡＯ／ＴＰＣ（Ｓｅｒｉａｌ
ＤａｔａａｎｄＡｄｄｒｅｓｓＯｕｔｐｕｔ／Ｔａ
ｒｇｅｔＰＣ）：Ｏｕｔｐｕｔデバッグモード（ＰＣＳＴ＝ＤＢＭ）のときは、シリア
ルモニタバスインターフェースのＳＤＡＯ（Ｓｅｒｉｅ
ａｌＤａｔａａｎｄＡｄｄｒｅｓｓＯｕｔｐｕ
ｔ）として、ノーマルモード（ＰＣＳＴ≠ＤＢＭ）のと
きは、ＰＣトレースインターフェースのＴＰＣ（Ｔａｒ
ｇｅｔＰＣ）として動作する。

【００６４】ＳＤＡＯ（ＳｅｒｉａｌＤａｔａａｎ
ｄＡｄｄｒｅｓｓＯｕｔｐｕｔ）（デバッグモー
ド，ＰＣＳＴ＝ＤＢＭのとき）は、データ、アドレス、
リード、ライト、バイトイネーブル信号を１ビットづつ
シリアルに出力する信号である。バスサイクル開始前に
スタートビットを出力する。（１クロック間Ｌｏｗを出
力する。）出力の順は、リード時は、スタートビット（Ｌｏｗ）、
Ａ［２］−Ａ［１９］，Ｒ／Ｗ＊ＢＥ［０］＊−ＢＥ
［３］＊である。ライト時は、スタートビット（Ｌｏ
ｗ）、Ａ［２］−Ａ［１９］，Ｒ／Ｗ＊，ＢＥ［０］＊
−ＢＥ［３］＊，Ｄ［０］−Ｄ［３１］である。

【００６５】ＴＰＣ（ＴａｒｇｅｔＰＣ）（ノーマル
モード，ＰＣＳＴ≠ＤＢＭのとき）は、分岐／ジャンプ
命令のターゲットアドレスと例外／割り込みのベクタ番
号を出力するための信号である。ターゲットアドレス
は、下位アドレスＡ［２］からＡ［３１］まで順に出力
される。

【００６６】（６）ＳＤＩ／ＤＩＮＴ＊（Ｓｅｒｉａｌ
ＤａｔａＩｎｐｕｔ／ＤｅｂｕｇＩｎｔｅｒｒｕ
ｐｔ）：Ｉｎｐｕｔ（プルアップ付き端子）デバッグモード（ＰＣＳＴ＝ＤＢＭ）のときは、シリア
ルモニタバスインターフェースのＳＤＩ（Ｓｅｒｅａｌ
Ｄａｔａｉｎｐｕｔ）として、ノーマルモード（Ｐ
ＣＳＴ≠ＤＢＭ）のときは、ＰＣトレースインターフェ
ースのＤＩＮＴ＊（ＤｅｂｕｇＩｎｔｅｒｒｕｐｔ）
として作用する。

【００６７】ＳＤＩ（ＳｅｒｉａｌＤａｔａＩｎｐ
ｕｔ）（デバッグモード，ＰＣＳＴ＝ＤＢＭのとき）は
データ入力信号。リードのときは、外部からスタートビ
ット（１クロック間Ｌｏｗ）が入力されると、次のクロ
ックからデータ入力を開始する。ライトのときＬｏｗが
入力されると、バスサイクルが終了する。

【００６８】入力の順は、リード時は、スタートビット
（Ｌｏｗ）、Ｄ［０］−Ｄ［３１］である。ライト時
は、終了ビット（Ｌｏｗ）だけ入力する。

【００６９】ＤＩＮＴ＊（ＤｅｂｕｇＩｎｔｅｒｒｕ
ｐｕｔ）（ノーマルモード，ＰＣＳＴ≠ＤＢＭのとき）
は、デバッガ６０からのデバッグ割り込み入力である。
デバッグ６０を使用しないときは、この端子を未接続に
する。

【００７０】図３にレジスタ回路３５の構成を示す。図
３において、レジスタ回路３５は、アドレスデコーダ３
５１とレジスタ部３５２からなる。

【００７１】アドレスデコーダ３５１は、プロセッサコ
ア２０のプロセッサバス８０からのアドレス入力Ａ［３
１：０］、リード信号ＲＤ＊、ライト信号ＷＲ＊、デバ
ッグモード信号ＤＭ、コアクロックＣＬＫを入力する。
アドレスデコーダ３５１は、プロセッサコア２０のバス
サイクル中のアドレスをデコードし、レジスタ部３５２
内のレジスタのアドレスに対するリードのときは、レジ
スタ部３５２内の対応するレジスタをリードするための
レジスタリード信号をアサートし、プロセッサコア２０
のリード応答信号ＲＤＡＣＫ＊をアサートする。

【００７２】また、レジスタ部３５２のレジスタのアド
レスに対するライトのときは、レジスタ部３５２内の対
応するレジスタへライトするためのレジスタライト信号
をアサートし、プロセッサコア２０のリード応答信号Ｒ
ＤＡＣＫ＊をアサートし、ライト応答信号ＷＲＡＣＫ＊
をアサートする。

【００７３】ただし、ノーマルモード中はレジスタ部３
５２をアクセスできない。このときは、アドレスデコー
ダ３５１は、リードバスサイクルのときはリード応答信
号ＲＤＡＣＫ＊、ライトバスサイクルのときはライト応
答信号ＷＲＡＣＫ＊をプロセッサコア２０へアサートす
るだけである。従って、リードで読み出される値は不定
となり、ライトデータは無視される。

【００７４】また、デバッグモード中でも、ＤＣＲレジ
スタのメモリプロテクションビットＭＰがセットされて
いると、ＤＣＲレジスタを除く、レジスタ部３５２のレ
ジスタのアクセスは禁止される。アドレスデコーダ３５
１は、リードバスサイクルのときはリード応答信号ＲＤ
ＡＣＫ＊、ライトバスサイクルのときはライト応答信号
ＷＲＡＣＫ＊をプロセッサコア２０へアサートするだけ
である。従って、リードで読み出される値は不定とな
り、ライトデータは無視される。

【００７５】アドレスデコーダ３５１は表１に示すよう
に動作する。

【００７６】

【表１】レジスタ部３５２は、ＤＣＲ（ＤｅｂｕｇＣｏｎｔｒ
ｏｌＲｅｇｉｓｔｅｒ）レジスタ、ＩＢＳ（Ｉｎｓｔ
ｒｕｃｔｉｏｎＢｒｅａｋＳｔａｔｕｓ）レジス
タ、ＤＢＳ（ＤａｔａＢｒｅａｋＳｔａｔｕｓ）レ
ジスタ、ＰＢＳ（ＰｒｏｃｅｓｓｏｒＢｕｓＢｒｅ
ａｋＳｔａｔｕｓ）レジスタ、ＩＢＡ０（Ｉｎｓｔｒ
ｕｃｔｉｏｎＢｒｅａｋＡｄｄｒｅｓｓ０）レジ
スタ、ＩＢＣ０（ＩｎｓｔｒｕｃｔｉｏｎＢｒｅａｋ
Ｃｏｎｔｒｏｌ０）レジスタ、ＤＢＡ０（Ｄａｔａ
ＢｒｅａｋＡｄｄｒｅｓｓ０）レジスタ、ＤＢＣ
０（ＤａｔａＢｒｅａｋＣｏｎｔｒｒｏｌ０）レ
ジスタ、ＰＢＡ０（ＰｒｏｃｅｓｓｏｒＢｕｓＢｒ
ｅａｋＡｄｄｒｅｓｓ０）レジスタ、ＰＢＤ０（Ｐ
ｒｏｃｅｓｓｏｒＢｕｓＢｒｅａｋＤａｔａ
０）レジスタ、ＰＢＭ０（ＰｒｏｃｅｓｓｏｒＢｕｓ
ＢｒｅａｋＤａｔａＭａｓｋ０）レジスタ、Ｐ
ＢＣ０（ＰｒｏｃｅｓｓｏｒＢｕｓＢｒｅａｋＣ
ｏｎｔｒｏｌ０）を含む。

【００７７】レジスタのリセット条件は、マイクロプロ
セッサ１０のデバッグリセットＤＲＥＳＥＴ＊がアサー
トされたとき、あるいは、デバッガ６０が接続されてい
ないときのユーザーリセット（ＲＥＳＥＴ＊アクティブ
かつＤＢＧＥ＊＝Ｈｉｇｈ）である。

【００７８】以下に各レジスタの機能を説明する。

【００７９】図４にＤＣＲ（ＤｅｂｕｇＣｏｎｔｒｏ
ｌＲｅｇｉｓｔｅｒ）を示す。

【００８０】ＴＭ：（ＴｒａｃｅＭｏｄｅ）（リセット時：０）ＰＣトレースの動作モードを指定するためたのビットで
ある。０：リアルタイムでＰＣトレース情報を出力するモード
になる。１：ＰＣトレース情報を完全に出力するモードになる。
（リアルタイム性は保証されない。）ＴＭビットはＰＣトレース回路３２へ出力される。ＭＲｓｔ：（ＭａｓｋＵｓｅｒＲｅｓｅｔ）（リセ
ット時：０）ユーザーリセットのマスクを指定するため
のビットである。０：デバッグ例外中、ユーザーリセットをマスクする。１：デバッグ例外中、ユーザーリセットは許可される。

【００８１】ＭＲｓｔビットは、外部インターフェース
回路３６へ出力される。ＭＰ：（ＭｅｍｏｒｙＰｒｏｔｅｃｔｉｏｎ）（リセ
ット時：１）０：デバッグモードで、モニタ領域へのライトが可能で
ある。１：デバッグモードで、ＤＣＲレジスタを除くモニタ領
域（ＦＦ２０＿００００〜ＦＦ３Ｆ＿ＦＦＦＦ）へのラ
イトをプロテクトする。

【００８２】ＭＰビットは、アドレスデコーダ３５１と
シリアルモニタバス回路３４へ出力される。

【００８３】ＭＮｍＩ：（ＭａｓｋＮｏｎ−ｍａｓｋ
Ｉｎｔｅｒｒｕｐｔ）（リセット時：１）０：プロセッサコア２０のＮｍＩ発生をマスクする。プロセッサコア２０のＮｍｉＭａｓｋ信号をＬｏｗにす
る。１：プロセッサコア２０のＮｍＩ発生を許可する。ＭＮｍＩビットはプロセッサコア２０へ出力される。ＭＩｎｔ：（ＭａｓｋＩｎｔｅｒｒｕｐｔ）（リセッ
ト時：１）０：コアの外部割り込み（Ｉｎｔ［５：０］＊）の発生
をマスクする。１：コアの外部割り込み（Ｉｎｔ［５：０］＊）の発生
を許可する。ＭＩｎｔビットは、外部インターフェース回路３６へ出
力される。ＥＮＭ：（ＥｎｄｉａｎＭｅｍｏｒｙ）（ユーザー）リセット時のＥｎｄｉａｎ信号の値を示
す。このビットは、リードのみ可能で、ライトは無視さ
れる。

【００８４】０：リトルエンディアン１：ビッグエンディアンユーザーリセットがＬｏｗのときのコアクロックの立ち
上がりでＥＮＤＩＡＮ信号をラッチしたものをＥＮＭビ
ットとする。ＨＩＳ：（ＨａｌｔＳｔａｔｕｓ）プロセッサコア２０のＤＩＮＴ＊がアクティブになった
ときの、Ｈａｌｔ信号の値を示す。このビットは、リー
ドのみ可能で、ライトは無視される。

【００８５】０：Ｈａｌｔ状態ではない。１：Ｈａｌｔ状態。

【００８６】デバッグ割り込み信号ＤＩＮＴ＊の立ち下
がりエッジで、ＨＡＬＴ信号をラッチしたものをＨＩＳ
ビットとする。ＤｚＳ：（ＤｏｚｅＳｔａｔｕｓ）プロセッサコア２０のＤＩｎｔ＊がアクティブになった
ときの、Ｄｏｚｅ信号の値を示す。このビットは、リー
ドのみ可能で、ライトは無視される。０：Ｄｏｚｅ状態ではない。１：Ｄｏｚｅ状態。デバッグ割り込み信号ＤＩＮＴ＊の立ち下がりエッジ
で、ＤＯＺＥ信号をラッチしたものをＤｚＳビットとす
る。

【００８７】図５にＩＢＡ０（Ｉｎｓｔｒｕｃｔｉｏｎ
ＢｒｅａｋＡｄｄｒｅｓｓ０）レジスタを示す。

【００８８】ＩＢＡ：（ＩｎｓｔｒｕｃｔｉｏｎＢｒ
ｅａｋＡｄｄｒｅｓｓ）命令ブレークアドレスを格納する。このアドレスは仮想
アドレスである。ＩＢＡフィールドは、命令／データア
ドレスブレーク回路３１へ出力される。

【００８９】図６にＩＢＣ０（Ｉｎｓｔｒｕｃｔｉｏｎ
ＢｒｅａｋＣｏｎｔｒｏｌ０）レジスタを示す。

【００９０】ＢＥ：（ＢｒｅａｋＥｎａｂｌｅ）（リ
セット時：０）命令アドレスブレーク機能の有効・無効を指定するビッ
トである。０：命令アドレスブレーク機能は無効となる。１：命令アドレスブレーク機能が有効となる。ＢＥ＝１
のときに、実行直前の命令の仮想アドレスとＩＢＡ０レ
ジスタに設定したアドレスが一致すると、プロセッサコ
ア２０へ命令ブレーク要求を出し、ＩＢＳレジスタのＢ
Ｓ０ビットをセットする。（プロセッサコア２０は、ア
ドレスが一致した命令の実行直前で命令アドレスブレー
ク例外を発生する。）ＢＥビットは、命令／データアドレスブレーク回路３１
へ出力される。

【００９１】ＴＥ：（ＴｒａｃｅＴｒｉｇｇｅｒＥ
ｎａｂｌｅ）（リセット時：０）命令アドレストレーストリガ機能の有効・無効を指定す
るビットである。０：命令アドレストレーストリガ機能は無効となる。１：命令アドレストレーストリガ機能が有効となる。Ｔ
Ｅ＝１で、トレーストリガが有効なとき、実行された命
令の仮想アドレスと、ＩＢＡ０レジスタに設定したアド
レスが一致するとＰＣＳＴ［２：０］にトレーストリガ
情報（ＴＳＴ（０１０）あるいはＴＳＱ（００１））を
出力し、ＩＢＳレジスタのＢＳ０ビットをセットする。ＴＥビットは、命令／データアドレスブレーク回路３１
へ出力される。

【００９２】図７にＩＢＳ（Ｉｎｓｔｒｕｃｔｉｏｎ
ＢｒｅａｋＳｔａｔｕｓ）レジスタを示す。

【００９３】ＢＣＮ：（ＢｒｅａｋＣｈａｎｎｅｌ
Ｎｕｍｂｅｒ）命令ブレークのチャネル数を示す。このフィールドはリ
ードのみ可能である。ライトは無視される。００００：なし（予約）０００１：１チャネル … １１１１：１５チャネル（予約）ＢＳ０：（ＢｒｅａｋＳｔａｔｕｓ０）

【００９４】命令アドレスブレークあるいは、命令アド
レストレーストリガが発生したことを示すステータスビ
ットである。０：チャネル０の命令アドレスブレークあるいは命令ア
ドレストレーストリガが発生していないことを示す。１：ＩＢＣ０レジスタがＢＥ＝１あるいはＴＥ＝１のと
きに、命令の仮想アドレスと、設定したアドレスが一致
して、命令アドレスブレーク例外あるいは命令アドレス
トレーストリガが発生したことを示す。このビットは、
０を書き込むことによってクリアされる。ＢＳ０ビット
は、命令／データアドレスブレーク回路からのＩＢＳレ
ジスタのＢＳ０セット信号がアサートされるとセットさ
れる。

【００９５】図８にＤＢＡ０（ＤａｔａＢｒｅａｋ
Ａｄｄｒｅｓｓ０）レジスタを示す。

【００９６】ＤＢＡ：（Ｄａｔａｂｒｅａｋａｄｄｒｅｓｓ）データブレークアドレスを格納する。このアドレスは仮
想アドレスである。ＤＢＡフィールドは、命令／データ
アドレスブレーク回路３１へ出力される。

【００９７】図９にＤＢＣ０（ＤａｔａＢｒｅａｋ
Ｃｏｎｔｒｏｌ０）レジスタを示す。ＢＥ：（ＢｒｅａｋＥｎａｂｌｅ）（リセット時：
０）データアドレスブレーク機能の有効・無効を指定するビ
ットである。０：データアドレスブレーク機能は無効となる。１：データアドレスブレーク機能が有効となる。ＢＥ＝
１のときに、実行直前のデータの仮想アドレスと、ＤＢ
Ａ０レジスタに設定したアドレスが一致すると、プロセ
ッサコア２０へデータブレーク要求を出し、ＤＢＳレジ
スタのＢＳ０ビットをセットする。

【００９８】ＢＥビットは、命令／データアドレスブレ
ーク回路３１へ出力される。ＴＥ：（ＴｒａｃｅＴｒｉｇｇｅｒＥｎａｂｌｅ）
（リセット時：０）データアドレストレーストリガ機能の有効・無効を指定
するビットである。０：データアドレストレーストリガ機能は無効となる。１：データアドレストレーストリガ機能が有効となる。
ＴＥ＝１でトレーストリガが有効なとき、実行されたデ
ータの仮想アドレスと、ＤＢＡ０レジスタに設定したア
ドレスが一致するとＰＣＳＴ［２：０］にトレーストリ
ガ情報（ＴＳＴ（０１０）あるいはＴＳＱ（００１))を
出力し、ＤＢＳレジスタのＢＳ０ビットをセットする。ＴＥビットは、命令／データアドレスブレーク回路３１
へ出力される。

【００９９】図１０にＤＢＳ（ＤａｔａＢｒｅａｋ
Ｓｔａｔｕｓ）レジスタを示す。

【０１００】ＢＣＮ：ＢｒｅａｋＣｈａｎｎｅｌＮｕｍｂｅｒ）データブレークのチャネル数を示す。このフィールドは
リードのみ可能である。ライトは無視される。００００：なし（予約）０００１：１チャネル … １１１１：１５チャネル（予約）ＢＳ０：（ＢｒｅａｋＳｔａｔｕｓ０）

【０１０１】データアドレスブレークあるいは、データ
アドレストレーストリガが発生したことを示すステータ
スビットである。０：チャネル０のデータアドレスブレークあるいはデー
タアドレストレーストリガが発生していないことを示す
◎。

【０１０２】１：ＤＢＣ０レジスタのＢＥ＝１あるいは
ＴＥ＝１のときに、データの仮想アドレスと、設定した
アドレスが一致して、データアドレスブレーク例外ある
いはデータアドレストレーストリガが発生したことを示
す。

【０１０３】このビットは、０を書き込むことによって
クリアされる。ＢＳ０ビットは、命令／データアドレス
ブレーク回路３１からのＤＢＳレジスタのＢＳ０セット
信号がアサートされるとセットされる。

【０１０４】図１１にＰＢＡ０（Ｐｒｏｃｅｓｓｏｒ
ＢｕｓＢｒｅａｋＡｄｄｒｅｓｓ）レジスタを示
す。

【０１０５】ＰＢＡ：（ＰｒｏｃｅｓｓｏｒＢｕｓ
ＢｒｅａｋＡｄｄｒｅｓｓ）プロセッサバスブレーク／トレーストリガ機能のブレー
クアドレスを格納する。このアドレスは物理アドレスで
ある。ＰＢＡフィールドはプロセッサバスブレーク回路
３３へ出力される。

【０１０６】図１２にＰＢＤ０（Ｐｒｏｃｅｓｓｏｒ
ＢｕｓＢｒｅａｋＤａｔａ０）レジスタを示す。

【０１０７】ＰＢＤ：（ＰｒｏｃｅｓｓｏｒＢｕｓ
ＢｒｅａｋＤａｔａ）プロセッサバスブレーク／トレーストリガ機能のブレー
クデータを格納する。ＰＢＤフィールドはプロセッサバ
スブレーク回路３３へ出力される。

【０１０８】図１３にＰＢＭ０（Ｐｒｏｃｅｓｓｏｒ
ＢｕｓＭａｓｋ０）レジスタを示す。

【０１０９】ＰＢＭ：（ＰｒｏｃｅｓｓｏｒＢｕｓ
ＢｒｅａｋＤａｔａＭａｓｋ）プロセッサバスブレーク／トレーストリガ機能のＰＢＤ
レジスタに格納したデータとの比較を行なうとき、比較
を無効にする（マスクする）ビットを指定する。０：ＰＢＤレジスタの対応するビットを比較する。１：ＰＢＤレジスタの対応するビットを比較しない。ＰＢＭフィールドはプロセッサバスブレーク回路３３へ
出力される。

【０１１０】図１４にＰＢＣ０（Ｐｒｏｃｅｓｓｏｒ
ＢｕｓＣｏｎｔｒｏｌ０）レジスタを示す。ＢＥ：（ＢｒｅａｋＥｎａｂｌｅ）（リセット時：
０）プロセッサバスブレークの有効・無効を指定する。０：プロセッサバスブレークは無効となる。１：プロセッサバスブレークが有効となる。アドレスと
データの比較結果が設定値と一致するとプロセッサコア
２０にデバッグ割り込みを要求する。

【０１１１】ＢＥビットは、プロセッサバスブレーク回
路３３へ出力される。ＴＥ：（ＴｒａｃｅＴｒｉｇｇｅｒＥｎａｂｌｅ）
（リセット時：０）プロセッサバストレーストリガの有効・無効を指定す
る。０：プロセッサバストレーストリガは無効となる。１：プロセッサバストレーストリガは有効となる。アド
レスとデータの比較結果が設定値と一致するとＰＣＳＴ
［２：０］にトレーストリガ情報（ＴＳＴ（０１０）あ
るいはＴＳＱ（００１))を出力する。ＴＥビットは、プ
ロセッサバスブレーク回路３３へ出力される。

【０１１２】ＩＦＵＣ：（ＩｎｓｔｒｕｃｔｉｏｎＦ
ｅｔｃｈｆｒｏｍＵｎｃａｃｈｅＡｒｅａ）非キャッシュ領域からの命令フェッチでアドレスとデー
タの比較を行うかを指定する。

【０１１３】０：非キャッシュ領域からの命令フェッチ
でアドレスとデータの比較をしない。

【０１１４】１：非キャッシュ領域からの命令フェッチ
でアドレスとデータの比較をする。

【０１１５】ＩＦＵＣビットは、プロセッサバスブレー
ク回路３３へ出力される。

【０１１６】ＤＬＵＣ：（ＤａｔａＬｏａｄｆｒｏ
ｍＵｎｃａｃｈｅＡｒｅａ）非キャッシュ領域からのデータロードでアドレスとデー
タの比較を行うかを指定する。

【０１１７】０：非キャッシュ領域からのデータロード
でアドレスとデータの比較をしない。

【０１１８】１：非キャッシュ領域からのデータロード
でアドレスとデータの比較をする。

【０１１９】ＤＬＵＣビットは、プロセッサバスブレー
ク回路３３へ出力される。

【０１２０】ＤＳＵＣ：（ＤａｔａＳｔｏｒｅｔｏ
ＵｎｃａｃｈｅＡｒｅａ）非キャッシュ領域へのデータストアでアドレスとデータ
の比較を行うかを指定する。

【０１２１】０：非キャッシュ領域へのデータストアで
アドレスとデータの比較をしない。

【０１２２】１：非キャッシュ領域へのデータストアで
アドレスとデータの比較をする。ＤＳＵＣビットは、プ
ロセッサバスブレーク回路３３へ出力される。

【０１２３】ＤＳＣＡ：（ＤａｔａＳｔｏｒｅｔｏ
ＣａｃｈｅＡｒｅａ）キャッシュ領域へのデータストアでアドレスとデータの
比較を行うかを指定する。

【０１２４】０：キャッシュ領域へのデータストアでア
ドレスとデータの比較をしない。

【０１２５】１：キャッシュ領域へのデータストアでア
ドレスとデータの比較をする。ＤＳＣＡビットは、プロ
セッサバスブレーク回路３３へ出力される。

【０１２６】図１５にＰＢＳ（ＰｒｏｃｅｓｓｏｒＢ
ｕｓＢｒｅａｋＳｔａｔｕｓ）レジスタを示す。ＢＣＮ：（ＢｒｅａｋＣｈａｎｎｅｌＮｕｍｂｅ
ｒ）プロセッサバスブレークのチャネル数を示す。

【０１２７】００００：０チャネル（予約）０００１：１チャネル … １１１１：１５チャネル（予約）ＢＳ０：（Ｂｒｅａｋｓｔａｔｕｓ０．）（リセッ
ト時：０）プロセッサバスブレークあるいは、プロセッサバストレ
ーストリガが発生したことを示すステータスビットであ
る。

【０１２８】０：チャネル０のプロセッサバスブレーク
あるいはプロセッサバストレーストリガが発生していな
いことを示す。１：ＰＢＥ０レジスタのＢＥ＝１あるいはＴＥ＝１のと
きに、チャネル０のプロセッサバスブレークあるいは、
プロセッサバストレーストリガが発生したことを示す。

【０１２９】このビットは、０を書き込むことによって
クリアされ、ＢＥ＝１のときはプロセッサコア２０へ要
求していたデバッグ割り込みもクリアされる。ＢＳ０ビ
ットは、プロセッサバスブレーク回路からのＰＢＳレジ
スタのＢＳ０セット信号がアサートされるとセットされ
る。

【０１３０】図１６に命令／データアドレスブレーク回
路３１を示す。命令／データアドレスブレーク回路３１
は命令アドレス比較器３１１、データアドレス比較器３
１２、ＡＮＤ回路３１３、３１４、３１５、３１６から
なる。

【０１３１】命令アドレス比較器３１１は、ＩＢＣ０レ
ジスタのブレークイネーブルＢＥビットあるいはトリガ
イネーブルＴＥビットがセットされているならば、プロ
セッサコア２０からの命令アドレス有効信号がアサート
されているときに、プロセッサコア２０からの命令アド
レス入力とＩＢＡ０レジスタに格納したアドレスを比較
する。これらのアドレスが一致したときに、ＩＢＳレジ
スタのＢＳ０ビットをセットする信号を出力する。同時
にＢＥがセットされているときは、ＡＮＤ回路３１３の
出力がアサートされ、プロセッサコア２０へ命令アドレ
スブレークを要求し、ＴＥがセットされているときは、
ＡＮＤ回路３１４の出力がアサートされ、ＰＣトレース
回路３２へ、トレーストリガ出力を要求する。

【０１３２】データアドレス比較器３１２は、ＤＢＣ０
レジスタのブレークイネーブルＢＥビットあるいはトリ
ガイネーブルＴＥビットがセットされているならば、プ
ロセッサコア２０からのデータアドレス有効信号がアサ
ートされているときに、プロセッサコア２０からのデー
タアドレス入力とＤＢＡ０レジスタに格納したアドレス
を比較する。これらのアドレスが一致したときに、ＤＢ
ＳレジスタのＢＳ０ビットをセットする信号を出力す
る。同時にＢＥがセットされているときは、ＡＮＤ回路
３１５の出力がアサートされ、プロセッサコア２０へデ
ータアドレスブレークを要求し、ＴＥがセットされてい
るときは、ＡＮＤ回路３１６の出力がアサートされ、Ｐ
Ｃトレース回路３２へトレーストリガ出力を要求する。

【０１３３】図１７にプロセッサバスブレーク回路３３
の構成を示す。

【０１３４】プロセッサバスブレーク３３は、プロセッ
サバスのバスオペレーションを監視して、レジスタに設
定したアドレスとデータのバスオペレーションが発生す
るとプロセッサコア２０へデバッグ割り込みを要求す
る。

【０１３５】プロセッサバスブレーク回路３３は、プロ
セッサバスアドレス比較器３３１、マスク付きデータ比
較器３３２、ＡＮＤ回路３３３、３３４、３３５からな
る。

【０１３６】プロセッサバスアドレス比較器３３１は、
ＰＢＣ０レジスタのブレークイネーブルＢＥあるいはト
リガイネーブルＴＥがセットされているときに、プロセ
ッサバスのアドレスとＰＢＡ０レジスタに設定されてい
るアドレスを比較する。また、ＰＢＣ０レジスタの、Ｄ
ＳＣＡ、ＤＳＵＣ、ＤＬＵＣ、ＩＦＵＣビットによっ
て、非キャッシュ領域／キャッシュ領域、データのスト
ア／データのロード／命令のフェッチに対する比較の有
効／無効が指定される。プロセッサバスアドレス比較器
３３１は、プロセッサバスサイクルにプロセッサコア２
０から出力されるＩＤ信号（命令フェッチかデータアク
セスかを示す）、リードＲＤ＊信号、ライト信号ＷＲ
＊、ＣＡＣＨＥ＊により、次の表２に示す動作を行う。

【０１３７】

【表２】マスク付きデータ比較器３３２は、リードバスサイクル
のとき（リード信号ＲＤ＊＝Ｌｏｗ）、ＰＢＭ０レジス
タの０ビットについてのみ、プロセッサバス８０のデー
タ入力ＤＩＮ［３１：０］とＰＢＤ０レジスタの値を比
較する。また、マスク付きデータ比較器３３２は、ライ
トバスサイクルのとき（ライト信号ＷＲ＊＝Ｌｏｗ）、
ＰＢＭ０レジスタの０のビットについてのみ、プロセッ
サバス８０のデータ出力ＤＯＵＴ［３１：０］とＰＢＤ
０レジスタの値を比較する。

【０１３８】プロセッサバスアドレス比較器３３１とマ
スク付きデータ比較器３３２の出力がともにＨで、つま
りアドレスとデータの比較がともに一致したとき、ＡＮ
Ｄ回路３３３の出力がアサートされ、ＰＢＳレジスタの
ＢＳ０ビットのセットをレジスタ回路３５へ要求する。
このときＰＢＣ０のＢＥがセットされているならば、Ａ
ＮＤ回路３３４の出力がアサートされ、プロセッサコア
２０へデバッグ割り込みを要求し、ＰＢＣ０のＴＥビッ
トがセットされているならば、ＡＮＤ回路３３５の出力
がアサートされ、ＰＣトレース回路３２へトリガ出力を
要求する。

【０１３９】図１８にシリアルモニタバス回路３４を示
す。シリアルモニタバス回路３４は、シリアルモニタバ
スコントロール回路３４１、シリアル出力回路３４２、
シリアル入力回路３４３からなる。

【０１４０】シリアルモニタバスコントロール回路３４
１は、プロセッサバスからデータ出力ＤＯＵＴ［３１：
０］、アドレスＡ［３１：２０］、リード信号ＲＤ＊、
ライト信号ＷＲ＊、コプロセッサリード信号ＣＰＲＤ
＊、コプロセッサライト信号ＣＰＷＲ＊、デバッグモー
ド信号ＤＭ、クロック供給回路３７から分周クロックＣ
ＬＫ２、レジスタ回路３５からＤＣＲレジスタのＭＰビ
ット、外部インターフェース回路３６からＳＤＩを入力
する。

【０１４１】また、シリアルモニタバスコントロール回
路３４１は、プロセッサバスへリード応答信号ＲＤＡＣ
Ｋ＊、ライト応答信号ＷＲＡＣＫ＊、コプロセッサリー
ド応答信号ＣＰＲＤＡＣＫ＊、コプロセッサライト応答
信号ＣＰＷＲＡＣＫ＊を、シリアル出力回路３４２へシ
リアルモニタバスリード／ライト信号、シリアルモニタ
バスバイトイネーブル信号、シリアルモニタバスデータ
信号、シリアル出力回路３４２内の出力シフトレジスタ
３４４のデータロード信号と出力シフト信号を、シリア
ル入力回路３４３へ入力シフトレジスタ３４５の入力シ
フト信号、出力バッファ３４６の出力イネーブル信号を
出力する。シリアルモニタバスリード／ライト信号は、
リードバスオペレーションのときＨｉｇｈレベル、ライ
トバスオペレーションのときにＬｏｗレベルになる。

【０１４２】シリアル出力回路３４２は、出力シフトレ
ジスタ３４４からなる。シリアルモニタバスコントロー
ル回路３４１のデータロード信号がアサートされると、
ＬＳＢからスタートビット（Ｌｏｗ固定）と、アドレス
信号Ａ［２］〜Ａ［１９］、シリアルモニタバスリード
／ライト信号、シリアルモニタバスバイトイネーブル信
号、シリアルモニタバスデータ信号が出力シフトレジス
タ３４４へロードされる。出力シフト信号がアサートさ
れると、出力シフトレジスタ３４４内の値をＭＳＢから
ＬＳＢへ１ビットシフトし、ＭＳＢにＨｉｇｈを入力す
る。出力シフトレジスタ３４４のＬＳＢの値がＳＤＡＯ
に出力される。

【０１４３】シリアル入力回路３４３は、入力シフトレ
ジスタ３４５と出力バッファ３４６からなる。シリアル
モニタバスコントロール回路３４１の入力シフト信号が
アサートされると、入力シフトレジスタ３４５の値をＬ
ＳＢからＭＳＢへ１ビットシフトし、ＳＤＩの値をＬＳ
Ｂへ入力する。

【０１４４】次に、図１８に示すシリアルモニタバス回
路３４の動作について説明する。

【０１４５】デバッグモード中に、プロセッサコア２０
がアドレス０ｘＦＦ２０＿００００〜０ｘＦＦ２Ｆ＿Ｆ
ＦＦＦまでの領域をアクセスする場合と、コプロセッサ
のリード／ライト（ＣＴＣ０，ＣＦＣ０）の実行によっ
てコプロセッサバスオペレーションを行う場合、シリア
ルモニタバス回路３４を介して、デバッガ６０上のメモ
リがアクセスされる。シリアルモニタバスを用いたライ
トオペレーションでは、シリアルモニタバス回路３４
は、アドレス、バス制御信号、データをＳＤＡＯ信号に
１ビットづつシリアルに出力する。リードオペレーショ
ンでは、アドレス、バス制御信号をＳＤＡＯ信号に出力
し、ＳＤＩ信号からデータを１ビットづつシリアルに入
力する。

【０１４６】シリアルモニタバスは、プロセッサコア２
０の動作クロックＣＬＫを２分周したクロックＣＬＫ２
で動作する。

【０１４７】ａ）リード／ライトバスオペレーションに
よるアクセスプロセッサコア２０は、リードバスオペレーションでは
アクセスするアドレスをＡ［３１：０］へ出力し、ＲＤ
＊信号をアサートする。リード応答信号ＲＤＡＣＫ＊が
アサートされると、データバス入力ＤＩＮ［３１：０］
からデータをリードしてバスオペレーションを終了す
る。

【０１４８】プロセッサコア２０は、ライトバスオペレ
ーションでは、アクセスするアドレスをＡ［３１：０］
へ、データをデータバス出力ＤＯＵＴ［３１：０］へ出
力し、ＷＲ＊信号をアサートする。ライト応答信号ＷＲ
ＡＣＫ＊がアサートされるとバスオペレーションを終了
する。

【０１４９】デバッグモード中にプロセッサコア２０が
下記モニタ領域に対してバスオペレーションを実行する
と、シリアルモニタバス回路３４を介してデバッガ６０
がアクセスされる。

【０１５０】アドレス０ｘＦＦ２０＿００００〜０ｘＦＦ２Ｆ＿ＦＦＦＦまでの１Ｍｂｙｔｅｓ（Ａ［３１：２０］）＝１１１１＿１１１１＿００１０（０：Ｌｏｗ、１：Ｈｉｇｈレベル）ライトバスオペレーションは、例えばメモリへデータを
ライトするストア命令（ＳＷ命令）を用いる。以下に、
ストア命令の例を示す。

【０１５１】ｓｗｒ８０ｘ０００４（ｒ９）この例では、１６ビットのオフセト値０ｘ０００４と汎
用レジスタｒ９を加えた値がメモリアドレスとなる。シ
ルアルモニタバスのモニタ領域へアクセスするためには
汎用レジスタの値を、予め０ｘＦＦ２０００００〜０
ｘＦＦ２Ｆ００００に設定しなければならない。

【０１５２】シリアルモニタバス回路３４は、シリアル
モニタバスのＳＤＡＯ信号にバスサイクルの信号を１ク
ロックづつ出力する。プロセッサバスのアドレスＡ［１
９：２］を下位から出力し、次に、リードのときはＨｉ
ｇｈレベル、ライトのときはＬｏｗレベルを出力する。
次に、バイトイネーブルＢＥ［３：０］＊を下位から出
力する。リードの場合はＳＤＩ信号から３２ビットのデ
ータを入力し、プロセッサバスのデータ入力信号ＤＩＮ
［３１：０］にその値を出力する。また、ライトのとき
は、プロセッサバスのデータ出力ＤＯＵＴ［３１：０］
の値をＳＤＡＯ信号に出力する。

【０１５３】シリアルモニタバスに出力するアドレスは
プロセッサコア２０のアドレス信号Ａ［１９：２］の１
８ビットであり、１Ｍバイトのメモリ空間をアクセスで
きる。

【０１５４】プロセッサコア２０のバイトイネーブル信
号ＢＥ［３：０］をシリアルモニタバスへ出力するの
で、バイト、ハーフワード、３バイトのアクセスも可能
である。ただし、シリアルバスでは、バイト、ハーフワ
ード、３バイトアクセスの場合も、３２ビット分のデー
タ（Ｄ［３１：０］）を転送する。１バイト、ハーフワ
ード、３バイトのライトのとき、ＢＥ［３：０］＊がイ
ンアクティブなバイト位置のデータ出力は不定であり、
リードのときはインアクティブなバイト位置のデータ
は、プロセッサコア２０で無視され、リードされない。

【０１５５】デバッグモード中であっても、モニタ領域
のプロテクトが設定されている（ＤＣＲレジスタのＭＰ
＝１）と、ＦＦ２０＿００００〜ＦＦ２Ｆ＿ＦＦＦＦへ
のライトは無視される。このときは、シリアルモニタバ
ス回路３４はプロセッサコア２０へＷＲＡＣＫ＊のみを
返し、バスオペレーションを終了させる。

【０１５６】デバッグモード中のＦＦ２０＿００００〜
ＦＦ２Ｆ＿ＦＦＦＦからのリードでは、ＭＰビットの値
に関係なく、シリアルモニタバスから正しいデータがリ
ードされる。

【０１５７】ノーマルモード中は、モニタ領域ＦＦ２０
＿００００〜ＦＦ２Ｆ＿ＦＦＦＦへのライトも無視さ
れ、リードは結果が不定となる。このときは、シリアル
モニタバス回路３４は、プロセッサコア２０へＷＲＡＣ
Ｋ＊あるいはＲＤＡＣＫ＊を返し、バスオペレーション
のみを終了する。

【０１５８】ｂ）コプロセッサバスオペレーションによ
るアクセス（ＣＴＣ０／ＣＦＣ０）プロセッサコア２０
は、ＣＦＣ０が実行されると、コプロセッサのリードバ
スオペレーションを、ＣＴＣ０命令が実行されるとコプ
ロセッサのライトバスオペレーションを実行する。コプ
ロセッサバスオペレーションでは、プロセッサバスのア
ドレスＡ［３１：０］に下記のＣＦＣ０、ＣＴＣ０命令
がそのまま、出力される。

【０１５９】Ａ［３１：０］ＣＯＰ０ＣＴｒｔｒｄ０Ａ［３１：０］ＣＯＰ０ＣＦｒｔｒｄ０ＣＦＣ０（０：Ｌｏｗ、１：Ｈｉｇｈレベル）ｒｔ：汎用レジスタｒｄ：コプロセッサの制御レジスタ（シリアルモニタバスのときは意味はない。）

【０１６０】また、プロセッサコア２０は、コプロセッ
サリードオペレーションでは、ＣＰＲＤ＊信号をアサー
トし、コプロセッサリード応答信号ＣＰＲＤＡＣＫ＊が
アサートされると、データバス入力ＤＩＮ［３１：０］
からデータをリードしてバスオペレーションを終了す
る。

【０１６１】プロセッサコア２０は、コプロセッサライ
トオペレーションではＣＰＷＲ＊信号をアサートし、デ
ータバス出力ＤＯＵＴ［３１：０］にプロセッサコアの
汎用レジスタの値を出力する。コプロセッサライト応答
信号ＣＰＷＲＡＣＫ＊がアサートされるとバスオペレー
ションを終了する。

【０１６２】プロセッサコア２０がＣＴＣ０、ＣＦＣ０
命令のコプロセッサバスオペレーションを実行すると、
シリアルモニタバスを介してデバッガ６０がアクセスさ
れる。

【０１６３】シリアルモニタバス回路３４は、シリアル
モニタバスのＳＤＡＯ信号にバスサイクルの信号を１ク
ロックづつ出力する。プロセッサコア２０のアドレス信
号Ａ［１９：２］を下位から出力し、次にコプロセッサ
リードのときはＨｉｇｈ、コプロセッサライトのときは
Ｌｏｗを出力する。シリアルモニタバスのバイトイネー
ブル信号としては、プロセッサバスのＢＥ［３：０］＊
とは無関係に４クロック間Ｌｏｗを出力する。従って、
ＣＴＣ０、ＣＦＣ０命令のコプロセッサバスオペレーシ
ョンは必ず４バイト単位での転送になる。

【０１６４】ＣＦＣ０命令の場合はＳＤＩ信号から３２
ビットのデータを入力し、プロセッサバスのデータ入力
信号ＤＩＮ［３１：０］にその値を出力する。また、Ｃ
ＴＣ０命令のときは、プロセッサバスのデータ出力ＤＯ
ＵＴ［３１：０］の値をＳＤＡＯ信号に出力する。

【０１６５】デバッグモード中であれば、モニタ領域の
プロテクト（ＤＣＲレジスタのＭＰビットの値）とは無
関係に、ＣＴＣ０によるシリアルモニタバスのライトバ
スオペレーションは実行される。また、ＣＦＣ０による
シリアルモニタバスのリードオペレーションも実行され
る。

【０１６６】ノーマルモード中のＣＴＣ０によるライト
は無視され、ＣＦＣ０によるリードの結果は不定とな
る。デバッグモジュールは、プロセッサコア２０へＣＰ
ＲＤＡＣＫ＊，ＣＰＷＲＡＣＫ＊のみをプロセッサコア
２０に返し、バスオペレーションを終了させる。

【０１６７】以下に、シリアルモニタバスオペレーショ
ンのタイミング図を示す。ａ）シリアルモニタバスのリードバスオペレーション図１９にシリアルモニタバスのリードバスオペレーショ
ンのタイミング図を示す。

【０１６８】（１）プロセッサコア２０がアドレス０ｘ
ＦＦ２０＿００００〜０ｘＦＦ２Ｆ＿ＦＦＦＦ（Ａ［３
１：２０］＝１１１１＿１１１１＿００１０）の領域に
対するリードバスオペレーションを開始する（サイクル
１）。プロセッサコア２０は、Ａ［３１：０］にアクセ
スするアドレスを出力し、ＲＤ＊をアサートする。リー
ドするバイト位置のバイトイネーブル信号ＢＥ［３：
０］をアサートする。

【０１６９】（２）シリアルモニタバス回路３４は、モ
ニタ領域へのリードバスオペレーションの開始を認識す
ると、ＳＤＡＯ信号にコアクロックＣＬＫを分周したＣ
ＬＫ２信号の１クロック間Ｌｏｗレベルを出力する（サ
イクル２）。

【０１７０】（３）シリアルモニタバス回路３４は、プ
ロセッサコア２０のリードバスオペレーションで出力さ
れた、アドレスＡ［２］〜Ａ［１９］，Ｈｉｇｈ（リー
ドを示す），ＢＥ［０］＊〜ＢＥ［３］＊を、ＳＤＡＯ
信号にＣＬＫ２の１クロック間づつ出力する（サイクル
３〜２５）。

【０１７１】（４）デバッガ６０は、データを出力する
前に１クロック間ＳＤＩ信号にＬｏｗを出力する（サイ
クルｎ）。シリアルモニタバス回路３４は、ＳＤＩにＬ
ｏｗを検出すると、次のサイクルよりデータＤ［０］〜
Ｄ［３１］を１クロックごとに読み込む（サイクルｎ＋
１〜ｎ＋３２）。

【０１７２】（５）シリアルモニタバス回路３４は、プ
ロセッサコア２０のリードバスの応答信号ＲＤＡＣＫ＊
をアサートし、データバスＤＩＮ［３１：０］へ読み込
んだ３２ビットのデータＤ［３１：０］を出力する（サ
イクルｎ＋３３）。

【０１７３】（６）プロセッサコア２０は、データバス
ＤＩＮ［３１：０］上のデータを読み込み、リードバス
オペレーションを終了する（サイクルｎ＋３３）。

【０１７４】ｂ）シリアルモニタバスのライトバスオペ
レーション図２０にシリアルモニタバスのライトバスオ
ペレーションのタイミング図を示す。

【０１７５】（１）プロセッサコア２０がアドレス０ｘ
ＦＦ２０＿００００〜０ｘＦＦ２Ｆ＿ＦＦＦＦ（Ａ［３
１：２０］＝１１１１＿１１１１＿００１０）の領域に
対するライトバスオペレーションを開始する（サイクル
１）。プロセッサコア２０は、Ａ［３１：０］にアクセ
スするアドレスを出力し、ＷＲ＊をアサートする。ライ
トするバイト位置のバイトイネーブル信号ＢＥ［３：
０］をアサートする。

【０１７６】（２）シリアルモニタバス回路３４は、モ
ニタ領域へのライトバスオペレーションの開始を認識す
ると、ＳＤＡＯ信号にコアクロックＣＬＫを分周したＣ
ＬＫ２信号の１クロック間Ｌｏｗレベルを出力する（サ
イクル２）。

【０１７７】（３）シリアルモニタバス回路３４は、プ
ロセッサコア２０のライトバスオペレーションで出力さ
れた、アドレスＡ［２］〜Ａ［１９］，Ｌｏｗ（ライト
を示す），ＢＥ［０］＊〜ＢＥ［３］＊ライトデータ出
力ＤＯＵＴ［０］〜ＤＯＵＴ［３１］を、ＳＤＡＯ信号
にＣＬＫ２の１クロック間づつ出力する（サイクル３〜
５７）。

【０１７８】（４）デバッガ６０は、データのライトを
終了すると、１クロック間ＳＤＩ信号にＬｏｗを出力す
る（サイクルｎ）。

【０１７９】（５）シリアルモニタバス回路３４は、Ｓ
ＤＩにＬｏｗを検出すると、プロセッサコア２０のライ
トバスの応答信号ＷＲＡＣＫ＊をアサートする（サイク
ルｎ＋１）。

【０１８０】（６）プロセッサコア２０は、ライトバス
オペレーションを終了する（サイクルｎ＋１）。

【０１８１】ｃ）ＣＦＣ０命令によるリードバスオペレ
ーション図２１にＣＦＣ０命令によるリードバスオペレーション
のタイミングを示す。

【０１８２】（１）プロセッサコア２０がＣＦＣ０命令
によってコプロセッサリードバスオペレーションを開始
すると、プロセッサバスのアドレスにＡ［３１：２１］
＝０１００＿００００＿０１０を出力し、ＣＰＲＤ＊を
アサートする（サイクル１）。

【０１８３】（２）シリアルモニタバス回路３４は、モ
ニタ領域へのリードバスオペレーションの開始を認識す
ると、ＳＤＡＯ信号にコアクロックＣＬＫを分周したＣ
ＬＫ２信号の１クロック間Ｌｏｗレベルを出力する（サ
イクル２）。

【０１８４】（３）シリアルモニタバス回路３４は、プ
ロセッサコア２０のコプロセッサリードバスオペレーシ
ョンで出力された、アドレスＡ［２］〜Ａ［１９］をＳ
ＤＡＯ信号にＣＬＫ２の１クロック間づつ出力する（サ
イクル３〜２０）。次に、リードオペレーションを示す
ため１クロック間Ｈｉｇｈを出力する（サイクル２
１）。次に、プロセッサバスのバイトイネーブル信号と
は関係なく、４クロック間だけＬｏｗを出力する（サイ
クル２２〜２５）。

【０１８５】（４）デバッガ６０は、データを出力する
前に１クロック間ＳＤＩ信号にＬｏｗを出力する（サイ
クルｎ）。シリアルモニタバス回路３４は、ＳＤＩにＬ
ｏｗを検出すると、次のサイクルよりデータＤ［０］〜
Ｄ［３１］を１クロックごとに読み込む（サイクルｎ＋
１〜ｎ＋３２）。

【０１８６】（５）シリアルモニタバス回路３４は、プ
ロセッサコア２０のコプロセッサリードの応答信号ＣＰ
ＲＤＡＣＫ＊をアサートし、データバスＤＩＮ［３１：
０］へ読み込んだ３２ビットのデータＤ［３１：０］を
出力する（サイクルｎ＋３３）。

【０１８７】（６）プロセッサコア２０は、データバス
ＤＩＮ［３１：０］上のデータを読み込み、コプロセッ
サリードバスオペレーションを終了する（サイクルｎ＋
３３）。

【０１８８】ｄ）ＣＴＣ０命令によるライトバスオペレ
ーション図２２にＣＴＣ０命令によるライトバスオペレーション
のタイミングを示す。

【０１８９】（１）プロセッサコア２０がＣＴＣ０命令
によってコプロセッサライトバスオペレーションを開始
すると、プロセッサバスのアドレスＡ［３１：２１］＝
０１００＿００００＿１１０を出力し、ＣＰＷＲ＊をア
サートする（サイクル１）。

【０１９０】（２）シリアルモニタバス回路３４は、モ
ニタ領域へのライトバスオペレーションの開始を認識す
ると、ＳＤＡＯ信号にコアクロックＣＬＫを分周したＣ
ＬＫ２信号の１クロック間Ｌｏｗレベルを出力する（サ
イクル２）。

【０１９１】（３）シリアルモニタバス回路３４は、プ
ロセッサコア２０のコプロセッサライトバスオペレーシ
ョンで出力された、アドレスＡ［２］〜Ａ［１９］をＳ
ＤＡＯ信号にＣＬＫ２の１クロック間づつ出力する（サ
イクル３〜２０）。次に、ライトオペレーションを示す
ため１クロック間Ｌｏｗを出力する（サイクル２１）。
次に、プロセッサバスのバイトイネーブル信号とは関係
なく、ＳＤＡＯ信号へ４クロック間だけＬｏｗを出力す
る（サイクル２２〜２５）。さらに、ＳＤＡＯへデータ
バス出力ＤＯＵＴ［０］〜ＤＯＵＴ［３１］の値を１ク
ロック間づつ出力する（サイクル２６〜５７）。

【０１９２】（４）デバッガ６０は、データのライトを
終了すると、１クロック間ＳＤＩ信号にＬｏｗを出力す
る（サイクルｎ）。

【０１９３】（５）シリアルモニタバス回路３４は、Ｓ
ＤＩにＬｏｗを検出すると、プロセッサコア２０のコプ
ロセッサライトバスの応答信号ＣＰＷＲＡＣＫ＊をアサ
ートする（サイクルｎ＋１）。

【０１９４】（６）プロセッサコア２０は、コプロセッ
サライトバスオペレーションを終了する（サイクルｎ＋
１）。

【０１９５】図２３にシリアルモニタバスコントロール
回路３４１の動作のフローチャートを示す。

【０１９６】シリアルモニタバスコントロール回路３４
１は、プロセッサバスのバスオペレーションを監視して
いる。

【０１９７】（１）モニタ領域（アドレスＡ［３１：２
０］＝０ｘＦＦ２）のリードバスオペレーション（ＲＤ
＊＝アサート（Ｌｏｗ））でデバッグモードのとき（Ｄ
Ｍ信号＝Ｈｉｇｈ）、シリアルモニタバスのリードバス
オペレーションを開始する（ステップＳ１２０，Ｓ１２
４，Ｓ１２５）。

【０１９８】（２）モニタ領域（アドレスＡ［３１：２
０］＝０ｘＦＦ２）のリードバスオペレーション（ＲＤ
＊＝アサート（Ｌｏｗ））で、デバッグモードでないと
き（ＤＭ信号＝Ｌｏｗ）のときは、プロセッサコア２０
のＲＤＡＣＫ＊をアサートしてバスオペレーションを終
了させる（ステップＳ１２０，Ｓ１２４，Ｓ１３２，Ｓ
１３３）。

【０１９９】（３）モニタ領域（アドレスＡ［３１：２
０］＝０ｘＦＦ２）のライトバスオペレーション（ＷＲ
＊＝アサート（Ｌｏｗ））で、デバッグモード（ＤＭ信
号＝Ｈｉｇｈ）かつライトが可能（ＤＣＲレジスタのＭ
Ｐビット＝０）のとき、シリアルモニタバスのライトバ
スオペレーションを開始する（ステップＳ１２０，Ｓ１
２１，Ｓ１２６，Ｓ１２７）。

【０２００】（４）モニタ領域（アドレスＡ［３１：２
０］＝０ｘＦＦ２）のライトバスオペレーション（ＷＲ
＊＝アサート（Ｌｏｗ））で、デバッグモードでないと
き（ＤＭ信号＝Ｌｏｗ）のとき、あるいはライトがプロ
テクトされている（ＤＣＲレジスタのＭＰビット＝１）
のときは、プロセッサコア２０のＷＲＡＣＫ＊をアサー
トしてバスオペレーションを終了される（ステップＳ１
２０，Ｓ１２１，Ｓ１２６，Ｓ１３４，Ｓ１３５）。

【０２０１】（５）ＣＦＣ０命令（アドレスＡ［３１：
２１］＝０１００＿００００＿０１０）のコプロセッサ
リードバスオペレーション（ＣＰＲＤ＊＝アサート（Ｌ
ｏｗ））でデバッグモードのとき（ＤＭ信号＝Ｈｉｇ
ｈ）、シリアルモニタバスのコプロセッサリードバスオ
ペレーションを開始する（ステップＳ１２０，Ｓ１２
１，Ｓ１２２，Ｓ１２８，Ｓ１２９）。

【０２０２】（６）ＣＦＣ０命令（アドレスＡ［３１：
２１］＝０１００＿００００＿０１０）のコプロセッサ
リードバスオペレーション（ＣＰＲＤ＊＝アサート（Ｌ
ｏｗ））で、デバッグモードでないとき（ＤＭ信号＝Ｌ
ｏｗ）のときは、プロセッサコア２０のＣＰＲＤＡＣＫ
＊をアサートし、バスオペレーションを終了させる（ス
テップＳ１２０，Ｓ１２１，Ｓ１２２，Ｓ１２８，Ｓ１
３６，Ｓ１３７）。

【０２０３】（７）ＣＴＣ０命令（アドレスＡ［３１：
２１］＝０１００＿００００＿１１０）のコプロセッサ
ライトバスオペレーション（ＣＰＷＲ＊＝アサート（Ｌ
ｏｗ））でデバッグモードのとき（ＤＭ信号＝Ｈｉｇ
ｈ）、シリアルモニタバスのコプロセッサリードバスオ
ペレーションを開始する（ステップＳ１２０，Ｓ１２
１，Ｓ１２２，Ｓ１２３，Ｓ１３０，Ｓ１３１）。

【０２０４】（８）ＣＴＣ０命令（アドレスＡ［３１：
２１］＝０１００＿００００＿１１０）のコプロセッサ
ライトバスオペレーション（ＣＰＷＲ＊＝アサート（Ｌ
ｏｗ））で、デバッグモードでないとき（ＤＭ信号＝Ｌ
ｏｗ）のときは、プロセッサコア２０のＣＰＷＲＡＣＫ
＊をアサートし、バスオペレーションを終了する（ステ
ップＳ１２０，Ｓ１２１，Ｓ１２２，Ｓ１２３，Ｓ１３
８，Ｓ１３９）。

【０２０５】図２４にシリアルモニタバスのリードバス
オペレーションでのシリアルモニタバス回路３４の動作
のフローチャートを示す。

【０２０６】シリアルモニタバスコントロール回路３４
１は、リードバスオペレーションのときは、シリアルモ
ニタバスリード／ライト信号にＨｉｇｈレベル、シリア
ルモニタバスバイトイネーブル信号にプロセッサバスの
ＢＥ［３：０］を、シリアルモニタバスデータ信号にす
べてＨｉｇｈを出力し、データロード信号をアサートす
る（サイクル１）。

【０２０７】ＣＦＣ０命令によるコプロセッサリードバ
スオペレーションのときは、シリアルモニタバスコント
ロール回路３４１は、シリアルモニタバスリード／ライ
ト信号にＨｉｇｈレベル、シリアルモニタバスのバイト
イネーブル信号にすべてＬｏｗを、シリアルモニタバス
データ信号にすべてＨｉｇｈを出力し、データロード信
号をアサートする。これらの値とＬＳＢにＬｏｗレベル
が、シフトレジスタ３４４にラッチされる。

【０２０８】次に、ＳＢＡＯ信号にＬｏｗレベルが出力
される。シリアルモニタバスコントロール回路３４１
は、出力シフト信号をアサートする（サイクル２）。

【０２０９】次に、シリアルモニタバスコントロール回
路３４１は、出力シフト信号をアサートする。ＳＤＡＯ
信号にサイクル１で出力シフトレジスタ３４４にラッチ
した値が毎クロックごと出力される（サイクル３〜２
５）。

【０２１０】次に、シリアルモニタバスコントロール回
路３４１は、ＳＤＩ入力信号がＬｏｗにアサートされる
のを待つ（サイクル２６〜ｎ）。

【０２１１】次に、シリアルモニタバスコントロール回
路３４１は、シリアル入力回路３４３の入力シフト信号
をアサートし、ＳＤＩ入力信号の値をデータ入力Ｄ
［０］−Ｄ［３１］として、入力シフトレジスタ３４５
に入力する（サイクルｎ＋１〜ｎ＋３２）。

【０２１２】次に、シリアルモニタバスコントロール回
路３４１は、リードバスオペレーションのときは、プロ
セッサバスのリード応答信号ＲＤＡＣＫ＊をアサートす
る。コプロセッサリードバスオペレーションのときは、
コプロセッサリード応答信号ＣＰＲＤＡＣＫ＊をアサー
トする。シリアル入力回路３４３の出力イネーブル信号
をアサートする。データバス入力信号ＤＩＮ［３１：
０］に、入力シフトレジスタ３４５のデータＤ［３１：
０］が出力される（サイクルｎ＋３３）。

【０２１３】図２５にシリアルモニタバスのライトバス
オペレーションでのシリアルモニタバス回路の動作のフ
ローチャートを示す。

【０２１４】まず、シリアルモニタバスコントロール回
路３４１は、ライトバスオペレーションのときは、シリ
アルモニタバスリード／ライト信号にＬｏｗレベル、シ
リアルモニタバスバイトイネーブル信号にプロセッサバ
スのＢＥ［３：０］を、シリアルモニタバスデータ信号
にデータ出力ＤＯＵＴ［３１：０］を出力し、データロ
ード信号をアサートする。

【０２１５】ＣＴＣ０命令によるコプロセッサライトバ
スオペレーションのときは、シリアルモニタバスコント
ロール回路３４１は、シリアルモニタバスリード／ライ
ト信号にＬｏｗレベル、シリアルモニタバスバイトイネ
ーブル信号に４ビットのＬｏｗレベルを、シリアルモニ
タバスデータ信号にデータ出力ＤＯＵＴ［３１：０］を
出力し、データロード信号をアサートする。これらの値
とＬＳＢにＬｏｗレベルが出力シフトレジスタ３４４に
ラッチされる（サイクル１）。

【０２１６】次に、ＳＤＡＯ信号にＬｏｗレベルが出力
される。シリアルモニタバスコントロール回路３４１
は、出力シフト信号をアサートする（サイクル２）。

【０２１７】次に、シリアルモニタバスコントロール回
路３４１は、出力シフト信号をアサートする。ＳＤＡＯ
信号に出力シフトレジスタ３４４にサイクル１でラッチ
した値が毎クロックごと出力される（サイクル３〜５
７）。

【０２１８】次に、シリアルモニタバスコントロール回
路３４１は、ＳＤＩ入力信号がＬｏｗにアサートされる
のを待つ（サイクル５８〜ｎ）。

【０２１９】次に、シリアルモニタバスコントロール回
路３４１は、ライトバスオペレーションのときはプロセ
ッサバスのライト応答信号ＷＲＡＣＫ＊をアサートす
る。コプロセッサバスオペレーションのときは、コプロ
セッサライト応答信号ＣＰＷＲＡＣＫ＊をアサートする
（サイクルｎ＋１）。

【０２２０】次に、ＰＣトレース回路３２について説明
する。

【０２２１】ここで、インダイレクトジャンプ、ダイレ
クトジャンプ、分岐を以下のように定義します。

【０２２２】・インダイレクトジャンプ：レジスタやメ
モリに格納されている値をジャンプ先アドレスとするな
ど、ジャンプ先がその命令自体では特定できないジャン
プをする。

【０２２３】・ダイレクトジャンプ：命令自身のＰＣ
（プログラムカウンタ）と命令中のコードによってジ
ャンプ先が特定できるジャンプをする。

【０２２４】・分岐（又は条件分岐）：命令自身のＰＣ
および命令中のコードの一部の和で分岐先が特定できる
ジャンプのことである。分岐は実際にジャンプするかは
条件により決まる。実際にジャンプが行われることを分
岐成立（ＢｒａｎｃｈＴａｋｅｎ）、行われなかった
ことを分岐不成立（ＢｒａｎｃｈＮｏｔＴａｋｅ
ｎ）とする。

【０２２５】図２６にＰＣトレース回路３２の構成を示
します。ＰＣトレース回路３２はプロセッサコア２０か
ら、以下の信号を入力する。

【０２２６】デバッグモード信号ＤＭ：現在のプロセッ
サコア２０の実行モードがデバッグモードかノーマルモ
ードかを示す。

【０２２７】パイプライン実行信号：命令が一命令実行
されたことを示す。

【０２２８】３０ビットのターゲットＰＣ［３１：２］
信号：分岐命令、ジャンプ命令のターゲットアドレス、
あるいは例外のベクタアドレスを示す。以下のインダイ
レクトジャンプ信号、ダイレクトジャンプ信号、分岐成
立信号、例外発生信号がアサートされているときに有効
である。

【０２２９】インダイレクトジャンプ信号：インダイレ
クトジャンプが実行されたことを示す。

【０２３０】ダイレクトジャンブ信号：ダイレクトジャ
ンプが実行されたことを示す。

【０２３１】分岐成立信号：分岐成立の分岐命令が実行
されたことを示す。

【０２３２】例外発生信号：例外が発生したことを示
す。

【０２３３】また、ＰＣトレース回路３２は、ＰＣトレ
ースを完全に行うために以下の信号をプロセッサコア２
０へ出力する。

【０２３４】パイプラインストール要求信号：ターゲッ
トＰＣの出力を完全に行うため、プロセッサコア２０の
パイプラインをストールさせるための信号である。ＰＣ
トレース回路３２はインダイレクトジャンプのターゲッ
トＰＣを出力しているときに次のインダイレクトジャプ
が発生すると、この信号をアサートしてプロセッサコア
２０のバイプラインをストールさせる。出力中のターゲ
ットＰＣが完全に出力されるとこの信号をネゲートし
て、プロセッサコア２０のパイプライン処理を再開させ
る。

【０２３５】ＰＣトレース回路３２は、命令／データア
ドレスブレーク回路３１とプロセッサバスブレーク回路
３３からトリガ要求信号を入力する。ＤＣＲレジスタの
ＴＭビットと、デバッグイネーブル信号ＤＢＧＥ＊を入
力する。デバッグイネーブル信号はＬｏｗにアサートさ
れているとき、デバッガ６０が有効であることを示す。

【０２３６】ＰＣトレース回路３２は、ノーマルモード
時にプロセッサコア２０が出力するＰＣトレース情報
を、１ビットのＰＣ出力（ＴＰＣ信号）と、３ビットの
ステータス信号（ＰＣＳＴ［２：０］信号）にしてデバ
ッガ６０へ出力する。

【０２３７】以下にＰＣＳＴ［２：０］とＴＰＣ信号に
ついて説明する。

【０２３８】ａ）ＰＣＳＴ［２：０］各クロックごとに、命令の実行状態をＰＣＳＴ［２：
０］に出力する。（０：Ｌｏｗ、１：Ｈｉｇｈレベルを
示す。） −１１１（ＳＴＬ）：パイプラインストールトレーストリガ出力要求のない状態で、命令の実行終了
がなかったことを示す。

【０２３９】−１１０（ＪＭＰ）：分岐／ジャンプ成立
（ＰＣ出力あり）分岐成立の分岐命令、ジャンプ命令の実行が終了し、Ｔ
ＰＣ信号にそのターゲットアドレス（分岐、ジャンプ先
のアドレス）の出力を開始したことを示す。

【０２４０】−１０１（ＢＲＴ）：分岐／ジャンブ成立
（ＰＣ出力なし）分岐成立の分岐命令、ダイレクトジャンプ命令の実行が
終了したことを示す。この場合はＴＰＣ信号へターゲッ
トアドレスの出力はない。

【０２４１】−１００（ＥＸＰ）：例外発生（例外ベク
タのコード出力あり）例外が発生したことを示す。同時にＴＰＣ信号へ例外ベ
クタのコード出力を開始したことを示す。

【０２４２】−０１１（ＳＥＱ）：シーケンシャル実行
（１命令実行したことを示す）分岐／ジャンプ成立（ＪＭＰ、ＢＲＴ）でないとき、あ
るいは、トレーストリガ出力要求（ＴＳＱ）でないと
き、命令が実行されたことを示す。分岐不成立の分岐命
令が実行されたときもこの状態になる。

【０２４３】−０１０（ＴＳＴ）：パイプラインストー
ル時のトレーストリガ出力命令の実行終了がないクロックで、アドレストレースト
リガあるいはプロセッサバストレーストリガが発生した
ことを示す。

【０２４４】−００１（ＴＳＱ）：実行時のトレースト
リガ出力命令の実行が終了したクロックで、アドレストレースト
リガあるいはプロセッサバストレーストリガが発生した
ことを示す。

【０２４５】−０００（ＤＢＭ）：デバッグモード（ノ
ーマルモードではこの状態にはならない）。

【０２４６】ＴＰＣは、分岐命令、ジャンプ命令のター
ゲットアドレスを出力する信号である。ＰＣＳＴ［２：
０］に１１０（ＪＭＰコード）が出力されたクロックか
ら、ターゲットアドレスの出力を開始する。ターゲット
アドレスは、下位Ａ（２）から１クロックごと出力され
る。ＰＣＳＴ［２：０］に１００（ＥＸＰコード）が出
力されたクロックから、例外ベクタの３ビットコードを
出力する。コードは下位ｃｏｄｅ（０）からｃｏｄｅ
（１）、ｃｏｄｅ（２）の順に１クロックごと出力され
る。例外ベクタアドレスと３ビットのコードは下記に示
すようになる。

【０２４７】ＶｅｃｔｏｒＡｄｄｒｅｓｓｃｏｄｅ（２：０）リセット，ＮｍｉＢＦＣ０＿００００４（１００）ＵＴＬＢ（ＢＥＶ＝０）８０００＿０００００（０００）ＵＴＬＢ（ＢＥＶ＝１）ＢＦＣ０＿０１００６（１１０）その他（ＢＥＶ＝０）８０００＿００８０１（００１）その他（ＢＥＶ＝１）ＢＦＣ０＿０１８０７（１１１）ＴＰＣ信号によって１ビットシリアルにターゲットアド
レスを出力するため、前の分岐ジャンプ命令をＴＰＣ信
号へ出力している途中に、次の分岐、ジャンプ命令ある
いは例外が発生することがある。この場合のＴＰＣへの
ターゲットアドレス出力の優先度について規定する。

【０２４８】ａ）ターゲットＰＣ出力中に、新たにイン
ダイレクトジャンプが発生すると、その時のターゲット
ＰＣ出力を終了し、必ず新たなインダイレクトジャンプ
のターゲットＰＣの出力を開始する。

【０２４９】ｂ）ターゲットＰＣ出力中に、例外が発生
したときは、例外のベクタ番号（３ビット）を必ず出力
し、その後、中断していたＰＣ出力を再開する。

【０２５０】ｃ）ターゲットＰＣ出力中に、新たにダイ
レクトジャンプ、分岐が発生したときはそのダイレクト
ジャンプ、分岐のターゲットアドレスの出力は行なわな
い。ダイレクトジャンプ、分岐については、発生時にタ
ーゲットＰＣを出力していないときのみ、そのターゲッ
トＰＣが出力される。

【０２５１】次に、ＰＣトレース出力例を図を用いて説
明する。

【０２５２】（例１）分岐命令のＰＣトレース図２７に分岐命令のＰＣトレース出力の一例を示す。

【０２５３】最初の分岐成立の分岐命令ｂｅｑでは、Ｔ
ＰＣにターゲットＰＣを出力していないので、ＰＣＳＴ
［２：０］にＪＭＰコードを出力し、ＴＰＣにターゲッ
トＰＣの出力を開始する。分岐不成立の分岐命令ｂｎｅ
では、ＰＣＳＴ［２：０］にＳＥＱコードを出力する。
２番目の分岐成立の分岐命令ｂｎｅでは、最初の分岐命
令のターゲットＰＣを出力しているので、ＴＰＣにター
ゲットＰＣを出力しない。ＰＣＳＴ［２：０］にはＢＲ
Ｔコードを出力する。

【０２５４】（例２）インダイレクトジャンプ命令のＰ
Ｃトレース図２８にインダイレクトジャンプ命令のＰＣトレース出
力の一例を示す。

【０２５５】最初のインダイレクトジャンプ命令ｊｒ１
では、ＰＣＳＴ［２：０］にＪＭＰコードを出力し、Ｔ
ＰＣにターゲットＰＣの出力を開始する。分岐不成立の
分岐命令ｂｎｅでは、ＰＣＳＴ［２：０］にＳＥＱコー
ドを出力する。２番目のインダイレクトジャンプ命令ｊ
ｒ２では、最初のインダイレクトジャンプ命令のターゲ
ットＰＣの出力を中止して、ｊｒ２のターゲットＰＣを
ＴＰＣへ出力する。ＰＣＳＴ［２：０］にはＪＭＰコー
ドを出力する。

【０２５６】（例３）例外とインダイレクトジャンプ命
令のＰＣトレース図２９に例外とインダイレクトジャンプ命令のＰＣトレ
ース出力の一例を示す。

【０２５７】ソフトウエアブレーク命令ｂｒｅａｋで例
外が発生する。ＰＣＳＴ［２：０］にＥＸＰコードを出
力し、ＴＰＣに例外ベクタのコードの出力を開始する。
分岐不成立の分岐命令ｂｎｅでは、ＰＣＳＴ［２：０］
にＳＥＱコードを出力する。インダイレクトジャンプ命
令ｊｒ２では、ｊｒ２のターゲットＰＣをＴＰＣへ出力
し、ＰＣＳＴ［２：０］にはＪＭＰコードを出力する。

【０２５８】次に、ＰＣＳＴ［２：０］信号へのトレー
ストリガの出力について説明する。

【０２５９】命令／データアドレスブレーク、プロセッ
サバスブレークで、設定したアドレスとデータと一致し
たバスサイクルが実行されると、ＰＣＳＴ［２：０］信
号にトレーストリガ情報が出力する機能である。

【０２６０】命令アドレストレーストリガ、データアド
レストレーストリガ、プロセッサバストレーストリガの
要求が発生すると、ＰＣＳＴ［２：０］信号にトレース
トリガ情報ＴＳＱコードあるいはＴＳＴコードを出力す
る。ただし、ＰＣＳＴ［２：０］に、ＪＭＰ、ＢＲＴ、
ＥＸＰコードが出力されているとトレーストリガのＴＳ
Ｑ，ＴＳＴコードの出力は遅れる。トレーストリガ要求
がないとき、ＰＣＳＴ［２：０］出力がＳＥＱコード、
ＳＴＬコードとなるクロックでＴＳＱコード、ＴＳＴコ
ードをＰＣＳＴ［２：０］信号に出力する。

【０２６１】（ａ）命令／データアドレストレーストリ
ガ命令／データアドレストレーストリガでは、ＰＣＳＴ
［２：０］信号にそのトレーストリガが発生した命令の
トレース情報を出力するタイミングで、ＰＣＳＴ［２：
０］信号にトレーストリガ情報ＴＳＱが出力される。た
だし、トレーストリガを発生した命令が、分岐成功の分
岐命令、ジャンプ命令あるいは例外を発生した命令で、
通常ＰＣＳＴ［２：０］出力がＳＥＱコードでない場合
は、トレーストリガの出力は遅れる。トレーストリガ要
求がないとき、ＰＣＳＴ［２：０］出力がＳＥＱ、ＳＴ
ＬとなるクロックでＴＳＱコード、ＴＳＴコードをＰＣ
ＳＴ［２：０］信号に出力する。

【０２６２】（例１）命令／データアドレストレースト
リガの発生例図３０に命令／データアドレストレーストリガの発生例
を示す。

【０２６３】命令アドレストレーストリガ、あるいはデ
ータアドレストレーストリガを発生したａｄｄ命令でＰ
ＣＳＴ［２：０］信号に、トレーストリガのコードＴＳ
Ｑを出力する。

【０２６４】（例２）例外発生命令で命令／データアド
レストレーストリガが発生した例図３１に例外発生命令で命令／データアドレストレース
トリガが発生した例を示す。

【０２６５】命令アドレストトレーストリガ、あるいは
データアドレストレーストリガが、ソフトウエアブレー
ク命令ｂｒｅａｋで発生すると、ｂｒｅａｋ命令ではＰ
ＣＳＴ［２：０］信号に例外発生のコードＥＸＰを出力
し、次のクロックでトレーストリガのコードを出力す
る。この例では、ストール状態なのでＴＳＴコードを出
力する。

【０２６６】（例３）インダイレクトジャンプ命令で命
令／データアドレストレーストリガが発生した例図３２にインダイレクトジャンプ命令で命令／データア
ドレストレーストリガが発生した例を示す。

【０２６７】命令アドレストレーストリガ、あるいはデ
ータアドレストレーストリガが、インダイレクトジャン
プ命令ｊｒ２で発生すると、ｊｒ２命令ではＰＣＳＴ
［２：０］信号にジャンプのコードＪＭＰを出力し、次
のクロックでトレーストリガのコードを出力する。この
例では命令実行状態なのでＴＳＱコードを出力する。

【０２６８】（ｂ）プロセッサバストレーストリガプロセッサバストレーストリガの要求が発生すると、Ｐ
ＣＳＴ［２：０］信号にトレーストリガ情報ＴＳＱコー
ドあるいはＴＳＴコードを出力する。ただし、ＰＣＳＴ
［２：０］に、ＪＭＰ、ＢＲＴ、ＥＸＰコードが出力さ
れているとトレーストリガのＴＳＱ，ＴＳＴコードの出
力は遅れる。トレーストリガ要求がないとき、ＰＣＳＴ
［２：０］出力がＳＥＱコード、ＳＴＬコードとなるク
ロックでＴＳＱコード、ＴＳＴコードをＰＣＳＴ［２：
０］信号に出力する。

【０２６９】次に、デバッグモードＤＢＭコードの出力
について説明する。

【０２７０】プロセッサコア２０がデバッグ例外あるい
はデバッグリセットを発生すると、デバッグモード信号
ＤＭをＨｉｇｈにアサートして、デバッグモードにな
る。ＰＣトレース回路３２は、ＰＣＳＴ［２：０］出力
にＤＢＭコードを出力する。

【０２７１】図３３にデバッグ例外発生時のＰＣＳＴ
［２：０］の出力タイミングを示す。

【０２７２】ターゲットＰＣを出力していないときは、
デバッグ例外を発生した命令の実行終了直後に、デバッ
グモードになる。デバッグ例外が発生した直前の命令ま
でのＰＣトレース情報が出力される。

【０２７３】図３４にデバッグ例外発生時に、ターゲッ
トＰＣを出力している場合のＰＣＳＴ［２：０］出力タ
イミングを示す。

【０２７４】ターゲットＰＣを出力しているときは、そ
のターゲットＰＣ出力が完了した後、デバッグモードに
なる。デバッグ例外が発生した直前の命令までのＰＣト
レース情報が出力される。ターゲットＰＣを出力してい
る間は、ＰＣＳＴ［２：０］にはＳＴＬが出力される。

【０２７５】図３５にデバッグモードからの復帰時のＰ
ＣＳＴ［２：０］の出力タイミングを示す。

【０２７６】デバッグ例外、デバッグモードからの復帰
命令ＤＥＲＥＴ命令の分岐ディレイスロット命令までデ
バッグモードとなる。ＤＥＲＥＴ命令の戻り先の命令か
ら、ノーマルモードになりＰＣトレースが有効になる。

【０２７７】次に、図２６に戻って、ＰＣトレース回路
３２について説明する。

【０２７８】図２６において、ＰＣトレース回路３２
は、ＰＣトレースコントロール回路３２１、ターゲット
ＰＣシフトレジスタ３２２、例外ベクタコード化回路３
２３、例外コードシフトレジスタ３２４、セレクタ３２
５からなる。

【０２７９】ＰＣトレースコントロール回路３２１は、
例外コード出力ステータスビット３２６、ターゲットＰ
Ｃ出力カウンタ３２９を含む。

【０２８０】次に、ＰＣトレース回路３２１の動作につ
いて説明する。

【０２８１】ＴＭビットが０のときのＰＣＳＴ［２：
０］の出力は表３に示すようになる。なお、表３におい
て、１がアクティブ、ｘはｄｏｎ′ｔｃａｒｅを示
す。

【０２８２】

【表３】この表３で、トリガ要求信号は、命令アドレストレース
トリガ要求信号、データアドレストレーストリガ要求信
号とプロセッサバストレーストリガ要求信号の論理和を
とったものである。

【０２８３】５ビットのターゲットＰＣ出力カウンタ３
２７が０でないとき、ＴＰＣ出力中を示す。例外コード
出力ステータスビットが１のとき例外ベクタコード出力
中を示す。表３のターゲットＰＣまた例外コード出力中
を示す内部ステータスは、ターゲットＰＣ出力カウンタ
３２７が０でないか、または例外コード出力ステータス
３２６が１のとき１となる。

【０２８４】ターゲットＰＣ出力カウンタ３２７は、以
下のように更新される。

【０２８５】（１）ＴＰＣ信号にターゲットＰＣを出力
していないとき、あるいは新たにＰＣ出力を開始すると
きは、ターゲットＰＣ出力カウンタ３２７は０にクリア
される。

【０２８６】（２）ＴＰＣ信号に例外ベクタを出力して
いるときは、ＰＣ出力中を示す内部ステートとカウンタ
は、そのままの値を保持する。

【０２８７】（３）カウンタの値が３０になると、ター
ゲットＰＣ出力カウンタ３２７を０にする。これはター
ゲットＰＣの出力が終了したこと示す。

【０２８８】（４）（１）、（２）、（３）以外のとき
は、ターゲットＰＣカウンタ３２７の値を１増やす。こ
の状態では、ＴＰＣ信号にターゲットＰＣの値を出力し
ている。

【０２８９】例外コード出力ステータス３２６は、例外
が発生すると、例外コード出力中を示す内部ステートが
３クロック間アサートされる。例外コード出力ステータ
ス３２６がアサートされているときは、例外コードシフ
ト信号と例外コード出力切り替え信号がアサートされ
る。例外コードロード信号は、表３のＰＣＳＴ［２：
０］にＥＸＰコードを出力する条件でアサートされ、例
外コードシフトレジスタ３２４に例外ベクタコード化回
路３２３の出力の例外ベクタコードの値をロードする。
ターゲットＰＣロード信号は、表３のＰＣＳＴ［２：
０］にＪＭＰコードを出力する条件でアサートされ、タ
ーゲットＰＣシフトレジスタ３２２にターゲットＰＣの
値をロードする。ターゲットＰＣシフト信号は、ターゲ
ットＰＣカウンタ３２７の値が０でなく、かつ例外コー
ド出力ステータス３２６がアサートされていないときに
アサートされる。

【０２９０】ＤＣＲレジスタのＴＭビットが１にセット
されると、ＰＣトレースを完全に行なう。ＤＢＧＥ＊信
号がアサートされて、かつＤＣＲレジスタのＴＭビット
がセットされていると、ＰＣトレースコントロール回路
３２１は、インダイレクトジャンプのターゲットＰＣを
出力しているときに次のインダイレクトジャンプが発生
すると、パイプラインストール要求信号をアサートして
プロセッサコア２０のパイプラインをストールさせる。
出力中のターゲットＰＣが完全に出力されるとパイプラ
インストール要求信号をネゲートして、プロセッサコア
２０のパイプライン処理を再開させる。

【０２９１】ＴＭビットが１のときのＰＣＳＴ［２：
０］の出力は表４に示すようになる。なお、表４におい
て、１がアクティブ、ｘはｄｏｎ′ｔｃａｒｅを示
す。

【０２９２】

【表４】ターゲットＰＣあるいは例外コード出力中に、次のイン
ダイレクトジャンプが実行され、インダイレクトジャン
プ信号がアクティブになると、プロセッサコア２０のパ
イプラインストール要求信号をアクティブにする。ター
ゲットＰＣまたは例外コード出力の内部ステートは、タ
ーゲットＰＣ出力開始から３０クロック間アクティブに
なる。

【０２９３】ターゲットＰＣシフトレジスタ３２２は、
ＰＣトレースコントロール回路３２１のターゲットＰＣ
ロード信号がアサートされると、ターゲットＰＣの値を
ロードする。また、ＰＣトレースコントロール回路３２
１のターゲットＰＣシフト信号がアサートされると、タ
ーゲットＰＣシフトレジスタ３２２の値をＭＳＢからＬ
ＳＢへ１ビットシフトする。

【０２９４】例外ベクタコード化回路３２３は、例外ベ
クタアドレスを、以下のようにベクタアドレスのＡ［２
９］，Ａ［８］，Ａ［７］によって、エンコードする。

【０２９５】 Vector Address （A29,A8,A7) code リセット，Nmi ＢＦＣ０＿００００（１００）４ UTLB（BEV=0 ）８０００＿００００（０００）０ UTLB（BEV=1 ）ＢＦＣ０＿０１００（１１０）６その他(BEV=0) ８０００＿００８０（００１）１その他(BEV=1) ＢＦＣ０＿０１８０（１１１）７例外ベクタコード化回路３２３は、ターゲットＰＣのア
ドレスＡ［２９］，Ａ［８］，Ａ［７］を例外コードシ
フトレジスタへ出力する。

【０２９６】例外コードシフトレジスタ３２４は、ＰＣ
トレースコントロール回路３２１の例外コードロード信
号がアサートされると、例外ベクタコード化回路３２３
の出力の例外ベクタコードをロードする。また、ＰＣト
レースコントロール回路３２１の例外コードシフト信号
がアサートされると、例外コードシフトレジスタ３２４
の値をＭＳＢからＬＳＢへ１ビットシフトする。

【０２９７】セレクタ３２５は、ＰＣトレースコントロ
ール回路３２１の例外コード出力切り替え信号がアサー
トされると、例外コードシフトレジスタ３２４のＬＳＢ
の値をＴＰＣへ出力する。例外コード出力切り替え信号
がネゲートされていると、ターゲットＰＣシフトレジス
タ３２２のＬＳＢの値をＴＰＣへ出力する。

【０２９８】次に、ＰＣトレース回路３２の動作例をタ
イミング図を用いて説明する。

【０２９９】図３６にターゲットＰＣの出力時の動作例
を示す。ターゲットＰＣ出力カウンタ３２７が０のとき
に、インダイレクトジャンプ信号、ダイレクトジャンプ
信号、または分岐成立信号がアサートされると、ＰＣト
レースコントロール回路３２１は、ターゲットＰＣロー
ド信号をアサートする。

【０３００】次のクロックで、ターゲットＰＣシフトレ
ジスタ３２２にロードされたターゲットアドレスのＬＳ
ＢビットのＡ［２］がＴＰＣへ出力され、ＰＣＳＴ
［２：０］にＪＭＰコードが出力され、ＰＣトレースコ
ントロール回路３２１はターゲットＰＣシフト信号をア
サートする。ターゲットＰＣシフトレジスタ３２２はＭ
ＳＢからＬＳＢへ１ビットシフトされ、次のクロックで
はＡ［３］が出力される。ターゲットＰＣ出力カウンタ
３２７が３０になるまで、ターゲットＰＣシフト信号が
アサートされ、ターゲットＰＣの値が毎クロックごとＴ
ＰＣへ出力される。ターゲットＰＣ出力カウンタ３２７
の値が３０になると、次にその値は０にクリアされ、タ
ーゲットＰＣシフト信号はネゲートされ、ＴＰＣへのタ
ーゲットＰＣ出力は終了する。

【０３０１】図３７にターゲットＰＣ出力中に、次のイ
ンダイレクトジャンプが発生したときの動作タイミング
例を示す。

【０３０２】２番目のインダイレクトジャンプが発生す
ると、ターゲットＰＣ出力カウンタは０にクリアされ、
ターゲットＰＣロード信号がアサートされる。次のクロ
ックでターゲットＰＣシフトレジスタ３２２にロードさ
れたターゲットアドレスのＬＳＢビットのＡ［２］がＴ
ＰＣへ出力され、ＰＣＳＴ［２：０］にＪＭＰコードが
出力され、ＰＣトレースコントロール回路３２１はター
ゲットＰＣシフト信号をアサートする。次のクロックか
らターゲットアドレスが毎サイクル１ビットづつＴＰＣ
信号へ出力される。

【０３０３】図３８にターゲットＰＣ出力中に、例外が
発生したときの動作タイミング例を示す。

【０３０４】ターゲットＰＣ出力中に、例外発生信号が
アサートされると、例外コードロード信号がアサートさ
れ、例外コードの値が例外コードシフトレジスタ３２４
へロードされる。次のクロックから、例外コード出力ス
テータス３２６、例外コードシフト信号、例外コード出
力切替信号がアサートされる。例外コードが３クロック
間出力される。この間はターゲットＰＣシフト信号がネ
ゲートされる。例外コード出力ステータス３２６、例外
コード切替信号がネゲートされると、再びターゲットＰ
ＣのＴＰＣへの出力が始まる。

【０３０５】図３９に外部インターフェース回路３６を
示す。

【０３０６】外部インターフェース回路３６は、ＤＢＭ
コード検出回路３６１、セレクタ３６２、３６３、マス
ク回路３６４、３６５、３６６、出力バッファ３６７
Ａ、３６７Ｂ、３６７Ｃ、プルアップ抵抗付き入力バッ
ファ３６８Ａ、３６８Ｂ、３６８Ｃ、入力バッファ３６
９Ａ、３６９Ｂからなる。

【０３０７】ＤＢＭコード検出回路３６１は、ＰＣＳＴ
［２：０］にデバッグモードのコードＤＢＭ（０００）
が出力されているとき、出力信号をアサートする。

【０３０８】セレクタ３６２は、ＤＢＭコード検出回路
３６１の出力がアサートされているとき、すなわちデバ
ッグモードのときは分周クロックＣＬＫ２を出力し、Ｄ
ＢＭコード検出回路３６１の出力がネゲートされている
とき、すなわちノーマルモードのときはコアクロックＣ
ＬＫを出力する。

【０３０９】セレクタ３６３は、ＤＢＭコード検出回路
３６１の出力がアサートされているとき、すなわちデバ
ッグモードのときは、シリアルモニタバス回路３４のＳ
ＤＡＯを出力し、ＤＢＭコード検出回路３６１の出力が
ネゲートされているとき、すなわちノーマルモードのと
きは、ＰＣトレース回路３２のＴＰＣを出力する。

【０３１０】マスク回路３６４は、デバッグモードのと
き、常にプロセッサコアのＤＩＮＴ＊入力がネゲートさ
れるように、外部ＤＩＮＴ＊／ＳＤＩ入力の値をマスク
する。

【０３１１】マスク回路３６５は、ＤＣＲレジスタのＭ
Ｉｎｔが０のとき、プロセッサコアのＩｎｔ［５：０］
＊をＨｉｇｈにして割り込みをマスクする。

【０３１２】マスク回路３６６は、ＤＣＲレジスタのＭ
Ｒｓｔが０のとき、デバッグ例外ハンドラ実行中（ＤＭ
信号＝Ｈｉｇｈ）ユーザーリセットをマスクする。

【０３１３】出力バッファ３６７Ａは、セレクタ３６２
の出力をＤＣＬＫとして外部へ出力する。出力バッファ
３６７Ｂは、セレクタ３６３の出力をＴＰＣ／ＳＤＡＯ
として外部へ出力する。出力バッファ３６７Ｃは、ＰＣ
トレース回路３２の出力のＰＣＳＴ［２：０］を外部Ｐ
ＣＳＴ［２：０］として出力する。

【０３１４】プルアップ抵抗付き入力バッファ３６８Ａ
は、外部ＤＩＮＴ＊／ＳＤＩ信号を内部へ入力する。プ
ルアップ抵抗付きなので、外部ＤＩＮＴ＊／ＳＤＩ信号
が未接続のときは常に出力はＨｉｇｈレベルとなる。プ
ルアップ抵抗付き入力バッファ３６８Ｂは、外部ＤＢＧ
Ｅ＊信号を内部へ入力する。プルアップ抵抗付きなので
外部ＤＢＧＥ＊信号が未接続のときは常に出力はＨｉｇ
ｈレベルとなる。プルアップ抵抗付き入力バッファ３６
８Ｃは、外部ＤＲＥＳＥＴ＊信号を内部へ入力する。プ
ルアップ抵抗付きなので、外部ＤＲＥＳＥＴ＊信号が未
接続のときは常に出力はＨｉｇｈレベルとなる。

【０３１５】外部ＤＩＮＴ＊／ＳＤＩ信号、外部ＤＢＧ
Ｅ＊信号、外部ＤＲＥＳＥＴ＊信号は、デバッガが接続
されていないときは信号が未接続にされる。内部ではこ
れらの入力信号はＨｉｇｈレベルとなり、デバッグモジ
ュールの機能はディスエーブルされる。

【０３１６】入力バッファ３６９Ａは、外部割り込み信
号ＩＮＴ［５：０］＊を入力する。入力バッファ３６９
Ｂは、外部ユーザーリセット信号ＲＥＳＥＴ＊を入力す
る。

【０３１７】図４１は請求項３記載の発明の一実施形態
のマイクロプロセッサ及びデバッグシステムの構成を示
す図である。

【０３１８】この実施形態では、マイクロプロセッサ１
０がメモリ９０や周辺回路１００を内蔵していることを
特徴とし、他の構成は上記実施形態と同様である。

【０３１９】プロセッサコア２０は内部プロセッサバス
８０を介してメモリ９０のプログラムを読み出して実行
したり、メモリ９０上のデータをリードあるいはライト
し、またプロセッサコア２０は内蔵の周辺回路１００を
アクセスする。プロセッサコア２０は、デバッグモード
において、デバッグモジュール３０を介して、デバッガ
上のモニタプログラムを実行する。

【０３２０】この実施形態においても、デバッグモジュ
ールとデバッガのインターフェース信号の機能、タイミ
ングが同じならば、内蔵しているメモリ９０、周辺回路
１００の違いによらず、前記実施形態と同じデバッガ６
０を使用することができる。

【０３２１】さらに、プロセッサコア２０の機能が前記
実施形態のものと同じであれば、デバッガ６０上のモニ
タプログラムも同一のものを使用することができる。

【０３２２】以上説明した２つの実施形態では、命令／
データアドレスブレーク、プロセッサバスブレークチャ
ネル数がそれぞれ１のときを一例として説明したが、本
発明はこの構成に限定されるものではない。チャネル数
が２以上でも適用できる。図４０に命令アドレスブレー
クのチャネル数が１５になったときのＩＢＳレジスタの
構成を示す。

【０３２３】また、以上説明した２つの実施形態では、
シリアルモニタバスのビット幅が１ビットのときを例に
説明したが、この発明はこの構成に限定されるものでは
ない。シルアルモニタバスのために、さらに多くのマイ
クロプロセッサの外部信号を使用できる場合には、ビッ
ト幅が２ビット以上にすることもできる。

【０３２４】さらに、上記２つの実施形態では、ターゲ
ットＰＣの出力を１本の外部信号を用いて行った時の例
を説明したが、この発明はこの構成に限定されるもので
はない。ターゲッットＰＣ出力のために、さらに多くの
マイクロプロセッサの外部信号を使用できる場合には、
ターゲットＰＣ出力を複数の外部信号を用いて行うこと
ができる。

【０３２５】またさらに、上記２つの実施形態では、ク
ッロック供給回路３７は、クロック信号（ＣＬＫ）を２
分周する回路であったが、この発明はこの構成に限定さ
れるものではない。クロック信号（ＣＬＫ）と同じ周波
数やクロック信号（ＣＬＫ）の整数倍あるいは２のべき
乗倍のクロック信号を出力し、このクロック信号をシリ
アルモニタバス回路の動作クロック信号として使用して
もよい。

【０３２６】このように、この発明にあっては、デバッ
グツールのハードウェア仕様を共通化でき、デバッグツ
ールとの接続のための信号の本数を削減できる。例え
ば、従来の方法では、アドレス信号３０本、バイトイネ
ーブル信号４本、リード信号、ライト信号、リード応答
信号、ライト応答信号、データ信号３２本、合計７０本
の信号でユーザーターゲットシステムとデバッガとを接
続しなければならなかったが、本システムでは８本の信
号で接続すればよい。これにより、プローブの小型化、
低価格化ができる。

【０３２７】ユーザターゲット上のマイクロプロセッサ
がメモリやＩ／Ｏをアクセスするので、デバッグツール
に要求されるタイミング条件が改善される。デバッグツ
ールに接続されない信号に関しては、影響を及ぼさな
い。デバッグツールとマイクロプロセッサ間の通信速度
を必要に応じて遅くできる。これにより、高速のマイク
ロプロセッサにも対応することができる。

【０３２８】また、図４３に示す従来例に比べて、次の
ような効果が得られる。モニタプログラムをデバッグツ
ール側のメモリで実行するため、ユーザのメモリを使用
しない。モニタに入るために専用のデバッグ例外、デバ
ッグリセットを用意しているために、ユーザの割り込み
に制限を加えない。ユーザターゲットシステムにシルア
ルインターフェースを用意する必要がない。ハードウェ
ーアブレークポイントが使用可能である。

【０３２９】一方、図４４に示す従来例に比べて、マイ
クロプロセッサ内部に、シーケンサを持つ必要がないた
め、マイクロプロセッサ内部に追加されるデバッグのた
めのロジック回路が簡単になる。モニタプログラムによ
ってレジスタにアクセスするため派生品のマイクロプロ
セッサでレジスタが追加されるような場合でもモニタプ
ログラムを変更するだけで容易にそれらに対応してアク
セスすることが可能となる。

【０３３０】

【発明の効果】以上説明したように、この発明によれ
ば、ユーザーターゲットシステム上のマイクロプロセッ
サにデバッグ機能を備えるようにしたので、ユーザータ
ーゲットシステム上のマイクロプロセッサにデバッグ機
能をユーザーターゲットシステムとデバッガとの接続に
要する信号を削減することができる。また、デバッグ時
でもユーザーターゲットシステム上でマイクロプロセッ
サを動作させるようにしたので、ユーザーターゲットシ
ステム上のメモリやＩ／Ｏのアクセスを容易にすること
ができる。

【０３３１】また、請求項１０記載の発明によれば、ユ
ーザープログラムの実行中（ノーマルモード）には、デ
バッグツール及びデバッグモジュール内の制御レジスタ
のアクセスが不可能であるので、ユーザープログラムに
よってデバッグツールで使用するメモリやレジスタで誤
って破壊されることがなくなり、信頼性の高いデバッグ
システムを実現できる。

【０３３２】さらに、請求項１１記載の発明によれば、
プロセッサコアがデバッグモードへ移行した後でも、デ
バッグツール及びデバッグモジュール内の制御レジスタ
のアクセスが禁止される。プロセッサコアがデバッグ例
外を発生してデバッグモードへ移行したが、直前のユー
ザープログラムのライトオペレーションがまだ完了して
いないことがあり得る。この時、そのライトがデバッグ
ツール又はデバッグモジュール内の制御レジスタへのラ
イトであった場合でも、ＭＰビットがセットされていれ
ば、そのライトアクセスを禁止することができる。これ
により、ユーザープログラムによって、デバッグツール
で使用するメモリやレジスタが誤って破壊されることが
なくなり、信頼性の高いデバッグシステムを実現でき
る。

【０３３３】またさらに、請求項１２又は１３記載の発
明によれば、デバッグモード中のＣＴＣ０命令によるデ
バッグツールへのライトは、ＤＣＲレジスタのＭＰビッ
トの値によらず、常に可能であり、また、メモリライト
命令とは異なってモニタ領域のアドレスを作るために汎
用レジスタを使用する必要がない。

【０３３４】したがって、汎用レジスタの内容を書き壊
すことなく、デバッグ例外発生直後に、汎用レジスタの
値をデバッグツール上のメモリへセーブすることが可能
である。このように、ユーザーが使用している汎用レジ
スタの内容をデバッグツールが書き壊すことがなく、透
過性に優れたデバッグシステムを実現できる。

【０３３５】また、本発明によれば、ユーザーターゲッ
ト上のマイクロプロセッサにデバッグ機能を備えること
によって、ＰＣトレース出力に必要なインターフェース
信号を削減することができる。

【０３３６】また、本発明によれば、ユーザーターゲッ
ト上のマイクロプロセッサにデバッグ機能を備えること
によって、最小のハードウエアによってトリガ機能を実
現することができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施形態に係わるマイ
クロプロセッサ及びデバッグシステムの構成を示す図で
ある。

【図２】図１に示す実施形態のデバッグモジュールの構
成を示す図である。

【図３】図１に示す実施形態のレジスタ回路の構成を示
す図である。

【図４】図３に示すレジスタ部におけるＤＣＲレジスタ
の構成を示す図である。

【図５】図３に示すレジスタ部におけるＩＢＡ０レジス
タの構成を示す図である。

【図６】図３に示すレジスタ部におけるＩＢＣ０レジス
タの構成を示す図である。

【図７】図３に示すレジスタ部におけるＩＢＳレジスタ
の構成を示す図である。

【図８】図３に示すレジスタ部におけるＤＢＡ０レジス
タの構成を示す図である。

【図９】図３に示すレジスタ部におけるＤＢＣ０レジス
タの構成を示す図である。

【図１０】図３に示すレジスタ部におけるＤＢＳレジス
タの構成を示す図である。

【図１１】図３に示すレジスタ部におけるＰＢＡ０レジ
スタの構成を示す図である。

【図１２】図３に示すレジスタ部におけるＰＢＤ０レジ
スタの構成を示す図である。

【図１３】図３に示すレジスタ部におけるＰＢＭ０レジ
スタの構成を示す図である。

【図１４】図３に示すレジスタ部におけるＰＢＣ０レジ
スタの構成を示す図である。

【図１５】図３に示すレジスタ部におけるＰＢＳレジス
タの構成を示す図である。

【図１６】図２に示すデバッグモジュール部の命令／デ
ータアドレスブレーク回路の構成を示す図である。

【図１７】図２に示すデバッグモジュール部のプロセッ
サバスブレーク回路の構成を示す図である。

【図１８】図２に示すデバッグモジュール部のシリアル
モニタバス回路の構成を示す図である。

【図１９】シリアルモニタバスのリードオペレーション
のタイミング図である。

【図２０】シリアルモニタバスのライトオペレーション
のタイミング図である。

【図２１】シリアルモニタバスのＣＦＣ０命令によるシ
リアルモニタバスのリードオペレーションのタイミング
図である。

【図２２】シリアルモニタバスのＣＴＣ０命令によるシ
リアルモニタバスのライトオペレーションのタイミング
図である。

【図２３】図１８に示すシリアルモニタバスコントロー
ル回路の動作フローを示す図である。

【図２４】シリアルモニタバスのリードバスオペレーシ
ョンの動作フローを示す図である。

【図２５】シリアルモニタバスのライトバスオペレーシ
ョンの動作フローを示す図である。

【図２６】図２に示すデバッグモジュール部のＰＣトレ
ース回路の構成を示す図である。

【図２７】分岐命令のＰＣトレース出力のタイミング図
である。

【図２８】インダイレクトジャンプ命令のＰＣトレース
のタイミング図である。

【図２９】例外とインダイレクトジャンプ命令のＰＣト
レース出力のタイミング図である。

【図３０】命令／データアドレストレーストリガのタイ
ミング図である。

【図３１】例外発生命令で命令／データアドレストレー
ストリガが発生したときのタイミング図である。

【図３２】インダイレクト命令で命令／データアドレス
トレーストリガが発生したときのタイミング図である。

【図３３】デバッグ例外発生時のＰＣＳＴ［２：０］出
力のタイミング図である。

【図３４】ターゲットＰＣ出力中にデバッグ例外が発生
した時のＰＣＳＴ［２：０］出力のタイミング図であ
る。

【図３５】デバッグモードからの復帰時のＰＣＳＴ
［２：０］出力のタイミング図である。

【図３６】ターゲットＰＣの出力のタイミング図であ
る。

【図３７】ターゲットＰＣ出力中に次のインダイレクト
ジャンプが発生したときのタイミング図である。

【図３８】ターゲットＰＣ出力中に例外が発生したとき
のタイミング図である。

【図３９】図２に示す実施形態の外部インターフェース
回路の構成を示す図である。

【図４０】ＩＢＳレジスタの拡張例を示す図である。

【図４１】請求項３記載の発明の一実施形態に係わるデ
バッグシステムの構成を示す図である。

【図４２】従来のユーザターゲットシステムをデバッグ
するデバッグシステムの一構成を示す図である。

【図４３】従来のユーザターゲットシステムをデバッグ
するデバッグシステムの他の構成を示す図である。

【図４４】従来のユーザターゲットシステムをデバッグ
するデバッグシステムのさらに他の構成を示す図であ
る。

【符号の説明】

１０マイクロプロセッサ２０プロセッサコア３０デバッグモジュール３１命令／データアドレスブレーク回路３２ＰＣトレース回路３３プロセッサバスブレーク回路３４シリアルモニタバス回路３５レジスタ回路３６外部インターフェース回路３７分周回路４０メモリ５０Ｉ／Ｏ６０デバッガ７０ユーザーターゲットシステム８０システムバス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−178848（ＪＰ，Ａ) 特開平４−245339（ＪＰ，Ａ) 特開平２−162435（ＪＰ，Ａ) 特開昭64−4840（ＪＰ，Ａ) 実開平２−84952（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/34

Claims

(57)【特許請求の範囲】

【請求項１】ユーザーターゲットシステムをデバッグ
するモニタプログラムを含むデバッグツールと、ユーザープログラム又はモニタプログラムを実行するプ
ロセッサコアと、前記プロセッサコアと内部デバッグイ
ンターフェース又はプロセッサバスを介して接続され、
前記デバッグツールと外部デバッグインターフェースを
介して接続され、モニタプログラムを前記プロセッサコ
アが実行可能とするための前記デバッグツールとのイン
ターフェース手段、及び前記プロセッサコアがユーザー
プログラムの実行中にユーザープログラムからモニタプ
ログラムへ移行するための割り込み又は例外を前記プロ
セッサコアに要求する実行制御手段を備えたデバッグモ
ジュールとからなるマイクロプロセッサと、前記マイクロプロセッサとプロセッサバスにより接続さ
れてデバッグの対象となるユーザーターゲットシステム
を構成し、前記マイクロプロセッサがユーザープログラ
ムを実行するために必要となる情報を記憶するメモリ
と、前記マイクロプロセッサとプロセッサバスにより接続さ
れてデバッグの対象となるユーザーターゲットシステム
を構成するＩ／Ｏ装置とを有することを特徴とするデバ
ッグシステム。
【請求項２】前記デバッグモジュールは、前記プロセッサコアから出力される命令又はデータのア
ドレスを入力し、その値が予め設定された前記アドレス
と一致したとき前記プロセッサコアへアドレスブレーク
例外を要求するブレーク回路と、前記プロセッサコアと前記プロセッサバスで接続され、
前記プロセッサバス上のバスサイクルを監視して、予め
設定されたアドレスとデータのバスサイクルが実行され
ると、前記プロセッサコアへ例外を要求するプロセッサ
バスブレーク回路と、前記プロセッサバスによって前記プロセッサコアと接続
され、前記プロセッサコアがデバッグツール上のモニタ
プログラムを実行するときにインターフェースを行うシ
リアルモニタバス回路と、デバッグモジュールの機能を制御する情報を格納し、格
納された情報が前記プロセッサコアによってリード／ラ
イトされるレジスタ回路と、前記シリアルモニタバス回路、前記プロセッサコアと前
記デバッグツールとのインターフェースを制御する外部
インターフェース回路と、前記マイクロプロセッサと前記デバッグツールとの間を
入出力する信号の転送速度を規定するクロック信号を前
記デバッグツールに供給するクロック信号供給回路とを
有することを特徴とする請求項１記載のデバッグシステ
ム。
【請求項３】前記クロック信号供給回路は、前記プロ
セッサコアが動作するクロック信号の整数倍又は２のべ
き乗の周期のクロック信号を供給することを特徴とする
請求項２記載のデバッグシステム。
【請求項４】前記デバッグモジュールと前記デバッグ
ツールとの接続信号は、前記デバッグツールとの接続の
みに使用することを特徴とする請求項１，２又は３記載
のデバッグシステム。
【請求項５】前記デバッグモジュールと前記デバッグ
ツールとの接続信号は、全て単一方向の信号からなるこ
とを特徴とする請求項１，２，３又は４記載のデバッグ
システム。
【請求項６】前記デバッグモジュールは、前記プロセッサコアが特定のアドレス領域をアクセスし
た際に、前記プロセッサコアの複数のアドレス信号又は
バスコントロール信号を予め設定された時間間隔で順次
前記デバッグツールに出力し、前記プロセッサコアがラ
イトアクセスした際は、さらにデータ出力信号を予め設
定された時間間隔で順次前記デバッグツールに出力し、
前記プロセッサコアがリードアクセスした際に、前記デ
バッグツールからの入力信号を予め設定された時間間隔
で順次入力し、複数ビットのデータ信号を構成して前記
プロセッサコアに出力することを特徴とする請求項１，
２，３，４又は５記載のデバッグシステム。
【請求項７】前記予め設定された時間間隔は、前記ク
ロック信号供給回路の出力クロックによって規定される
ことを特徴とする請求項６記載のデバッグシステム。
【請求項８】前記デバッグモジュールと前記デバッグ
ツールとは、１本の第１転送線を介して前記プロセッサ
コアの複数のバスインターフェース信号を１ビットシリ
アルに前記デバッグツールに転送し、１本の第２転送線
を介して前記デバッグツールから１ビットシリアルに情
報を前記デバッグモジュールに転送することを特徴とす
る請求項１，２，３，４、５，６又は７記載のデバッグ
システム。
【請求項９】前記プロセッサコアは、モニタプログラ
ムへの遷移を要求する例外あるいはリセットを発生する
と有効となるモード信号を有し、前記デバッグモジュールは、前記モード信号が有効な場
合にのみ前記プロセッサコアから前記デバッグツール又
は前記デバッグモジュール内の前記レジスタ回路にアク
セスが可能となることを特徴とする請求項１又は３記載
のデバッグシステム。
【請求項１０】前記プロセッサコアは、モニタプログ
ラムへの遷移を要求する例外あるいはリセットを発生す
ると有効となるモード信号を有し、前記デバッグモジュールは、前記デバッグモジュールへ
のアクセスを禁止する制御ビットを有し、この制御ビッ
トが有効な場合は前記モード信号が有効であっても前記
プロセッサから前記デバッグツール又は前記デバッグモ
ジュール内の前記レジスタ回路へのアクセスを禁止する
ことを特徴とする請求項１又は３記載のデバッグシステ
ム。
【請求項１１】前記プロセッサコアは、モニタプログ
ラムへの遷移を要求する例外あるいはリセットを発生す
ると有効となるモードを有し、汎用レジスタの値をデー
タ信号へ出力するとともに、第１のライト信号を有効に
する第１のライト命令と、汎用レジスタの値をデータ信
号へ出力するとともに、第２のライト信号を有効にする
第２のライト命令を有することを特徴とする請求項１又
は３記載のデバッグシステム。
【請求項１２】前記デバッグモジュールは、前記デバ
ッグモジュールへのアクセスを禁止する制御ビットを有
し、前記制御ビットが有効な場合は前記第１のライト信
号による前記デバッグモジュールへのライトアクセスを
禁止し、前記第２のライト信号による前記デバッグモジ
ュールへのライトアクセスは前記制御ビットの値によら
ず許可することを特徴とする請求項１１記載のデバッグ
システム。
【請求項１３】プログラムを実行するプロセッサコア
と、前記プロセッサコアと内部デバッグインターフェースを
介して接続され、前記プロセッサコアから出力される、実行している命令
のアドレスの値を、命令のアドレスのビット幅よりも少ない本数のプログラ
ムカウンタ出力信号に出力するプログラムカウンタトレ
ース回路と、を有することを特徴とするマイクロプロセッサ。
【請求項１４】前記プロセッサコアは、インダイレク
トジャンプ命令を実行したときに、それを示すインダイ
レクトジャンプ有効信号を有効にし、そのインダイレク
トジャンプ命令のジャンプ先アドレスの値を前記プログ
ラムカウンタトレース回路へ出力し、前記プログラムカウンタトレース回路は、前記インダイ
レクトジャンプ有効信号が有効になると、前記プロセッ
サコアからそのジャンプ先アドレスを入力し、前記プロ
グラムカウンタ出力信号へアドレスの下位ビットの方か
ら、ジャンプ先アドレスを出力し、ジャンプ先アドレス
の出力を開始したことを示す情報をプログラムカウンタ
ステータス信号へ出力すること、を特徴とする請求項１
３記載のマイクロプロセッサ。
【請求項１５】前記プロセッサコアは、例外が発生し
たときに、それを示す例外有効信号を有効にし、その例
外に対応するジャンプ先アドレスの値を前記プログラム
カウンタトレース回路へ出力し、前記プログラムカウンタトレース回路は、前記例外有効
信号が有効になると、前記プロセッサコアからそのジャ
ンプ先アドレスを入力し、そのジャンプ先アドレスを少
ないビット数の情報にコード化し、例外のジャンプ先ア
ドレスの出力を開始したことを示す情報をプログラムカ
ウンタステータス信号へ前記プログラムカウンタ出力信
号へ出力すること、を特徴とする請求項１３又は１４記載のマイクロプロセ
ッサ。
【請求項１６】前記プログラムカウンタトレース回路
が、第１のインダイレクトジャンプのジャンプ先アドレ
スを出力しているときに、前記プロセッサコアが、第２
のインダイレクトジャンプを実行したとき、前記プロセッサコアは、第２のインダイレクトジャンプ
命令を実行したときに、それを示すインダイレクトジャ
ンプ有効信号を有効にし、第２のインダイレクトジャン
プ命令のジャンプ先アドレスの値を前記プログラムカウ
ンタトレース回路へ出力し、前記プログラムカウンタトレース回路は、第２のインダ
イレクトジャンプに対応する前記インダイレクトジャン
プ有効信号が有効になると、前記プロセッサコアから第
２のインダイレクトジャンプのジャンプ先アドレスを入
力し、第１のインダイレクトジャンプのジャンプ先アド
レスの出力を中止して、第２のインダイレクトジャンプ
のジャンプ先アドレスを前記プログラムカウンタ出力信
号へ出力し、ジャンプ先アドレスの出力を開始したこと
を示す情報をプログラムカウンタステータス信号へ出力
すること、を特徴とする請求項１４記載のマイクロプロセッサ。
【請求項１７】前記プログラムカウンタトレース回路
が、インダイレクトジャンプのジャンプ先アドレスを出
力しているときに、前記プロセッサコアが、例外を発生
したとき、前記プロセッサコアは、前記例外が発生したときに、そ
れを示す例外有効信号を有効にし、その例外に対応する
ジャンプ先アドレスの値を前記プログラムカウンタトレ
ース回路へ出力し、前記プログラムカウンタトレース回路は、前記例外有効
信号が有効になると、前記プロセッサコアから前記例外
のジャンプ先アドレスを入力し、前記インダイレクトジ
ャンプのジャンプ先アドレスの出力を一時中断して、前
記例外のジャンプ先アドレスを少ないビット数の情報に
コード化し、前記プログラムカウンタ出力信号へ出力
し、例外のジャンプ先アドレスの出力を開始したことを
示す情報をプログラムカウンタステータス信号へ出力
し、前記例外のコードの出力が終了した後、中断してい
た前記インダイレクトジャンプのジャンプ先アドレスを
出力すること、を特徴とする請求項１４，１５又は１６記載のマイクロ
プロセッサ。
【請求項１８】前記プロセッサコアは、ダイレクトジ
ャンプ命令あるいは分岐成功の条件分岐命令を実行した
ときに、それを示すダイレクトジャンプ有効信号を有効
にし、そのダイレクトジャンプ命令あるいは条件分岐命
令のジャンプ先アドレスの値を前記プログラムカウンタ
トレース回路へ出力し、前記プログラムカウンタトレース回路は、前記ダイレク
トジャンプ有効信号が有効になると、インダイレクトジ
ャンプのジャンプ先アドレスを出力していないときは、
前記プロセッサコアから前記ジャンプ先アドレスを入力
し、前記プログラムカウンタ出力信号へアドレスの下位
ビットの方から、ジャンプ先アドレスを出力し、ジャン
プ先アドレスの出力を開始したことを示す情報をプログ
ラムカウンタステータス信号へ出力し、また、インダイレクトジャンプのジャンプ先アドレスを
出力しているときは、単にダイレクトジャンプの実行あ
るいは分岐成功の条件分岐命令を実行したことを示す情
報を前記プログラムカウンタステータス信号へ出力する
こと、を特徴とする請求項１４，１５，１６又は１７記載のマ
イクロプロセッサ。
【請求項１９】前記プロセッサコアは、命令が実行さ
れたときに有効になるパイプライン実行信号を出力し、前記プログラムカウンタトレース信号は、前記プロセッ
サコアから前記パイプライン実行信号を入力して、前記
パイプライン実行信号が有効なとき、命令が前記プロセ
ッサコアで実行されたことを示す情報を前記プログラム
カウンタステータス信号へ出力し、前記パイプライン実行信号が無効なとき、命令が実行さ
れなかったことを示す情報を前記プログラムカウンタス
テータス信号へ出力すること、を特徴とする請求項１３，１４，１５，１６，１７又は
１８記載のマイクロプロセッサ。
【請求項２０】前記プログラムカウンタトレース回路
が、第１のインダイレクトジャンプ先アドレスを出力し
ているときに、前記プロセッサコアが、第２のインダイ
レクトジャンプ命令を実行したとき、前記プロセッサコアは、第２のインダイレクトジャンプ
命令を実行したときに、それを示すインダイレクトジャ
ンプ有効信号を有効にし、第２のインダイレクトジャン
プ命令のジャンプ先アドレスの値を前記プログラムカウ
ンタトレース回路へ出力し、また、プロセッサコア停止
信号が有効になると、実行を一時停止し、前記プログラムカウンタトレース回路は、第２のインダ
イレクトジャンプに対応する前記インダイレクトジャン
プ有効信号が有効になると、前記プロセッサコア停止信
号を有効にし、第１のジャンプ先アドレスの出力を完了
させ、次に前記プロセッサコアから第２のインダイレク
トジャンプのジャンプ先アドレスを入力し、第２のインダイレクトジャンプのジャンプ先アドレスを
前記プログラムカウンタ出力信号へ出力し、ジャンプ先
アドレスの出力を開始したことを示す情報をプログラム
カウンタステータス信号へ出力すること、を特徴とする請求項１３記載のマイクロプロセッサ。
【請求項２１】前記プログラムカウンタトレース回路
が、第１のインダイレクトジャンプ先アドレスを出力し
ているときに、前記プロセッサコアが、第２のインダイ
レクトジャンプ命令を実行したとき、前記プロセッサコアは、第２のインダイレクトジャンプ
命令を実行したときに、それを示すインダイレクトジャ
ンプ有効信号を有効にし、第２のインダイレクトジャン
プ命令のジャンプ先アドレスの値を前記プログラムカウ
ンタトレース回路へ出力し、また、プロセッサコア停止
信号が有効になると、実行を一時停止し、前記プログラムカウンタトレース回路は、インダイレク
トジャンプのジャンプ先出力を完全に行なうかどうかを
示すトレースモード信号入力を持ち、インダイレクトジャンプのジャンプ先を完全に出力する
モードでは、第２のインダイレクトジャンプに対応する
前記インダイレクトジャンプ有効信号が有効になると、
前記プロセッサコア停止信号を有効にし、第１のジャン
プ先アドレスの出力を完了させ、次に前記プロセッサコ
アから第２のインダイレクトジャンプのジャンプ先アド
レスを入力し、第２のインダイレクトジャンプのジャン
プ先アドレスを前記プログラムカウンタ出力信号へ出力
し、ジャンプ先アドレスの出力を開始したことを示す情
報をプログラムカウンタステータス信号へ出力し、インダイレクトジャンプのジャンプ先を完全には出力し
ないモードでは、第２のインダイレクトジャンプに対応する前記インダイ
レクトジャンプ有効信号が有効になると、前記プロセッ
サコアから第２のインダイレクトジャンプのジャンプ先
アドレスを入力し、第１のインダイレクトジャンプのジ
ャンプ先アドレスの出力を中止して、第２のインダイレ
クトジャンプのジャンプ先アドレスを前記プログラムカ
ウンタ出力信号へ出力し、ジャンプ先アドレスの出力を
開始したことを示す情報をプログラムカウンタステータ
ス信号へ出力すること、を特徴とする請求項１３記載のマイクロプロセッサ。
【請求項２２】前記プロセッサコアは、ユーザープロ
グラムとユーザーターゲットシステムをデバッグするモ
ニタプログラムを実行し、ユーザープログラムの実行中
にモニタプログラムへ移行するための割り込み又は例外
が、外部から要求されると、ユーザープログラムの実行
を中断し、モニタプログラムへジャンプしてモニタプロ
グラムの命令フェッチを行ない、前記プログラムカウンタトレース回路は、前記プロセッ
サコアがモニタプログラムへジャンプしたときでも、ジ
ャンプのターゲットアドレスあるいは例外コードを出力
しているときは、これらの出力を完了するまで、前記プ
ロセッサコアの命令フェッチを遅らせること、を特徴とする請求項１３，１４，１５，１６，１７，１
８，１９，２０又は２１記載のマイクロプロセッサ。
【請求項２３】プログラムを実行するプロセッサコア
と、設定したアドレスとアクセスされたアドレスが一致した
とき、あるいは設定したアドレスとデータがアクセスさ
れたアドレスとデータに一致したときに、前記プロセッ
サコアへブレークを要求するか、トリガ出力要求信号を
有効にするブレーク回路と、前記ブレーク回路からのトリガ出力要求信号が有効にな
ったとき、外部ステータス信号を有効にするプログラム
カウンタトレース回路を有することを特徴とするマイク
ロプロセッサ。
【請求項２４】前記プログラムカウンタトレース回路
は、前記プロセッサコアの内部状態情報をコード化して
外部ステータス信号に出力し、前記プロセッサコアが第
１の内部状態であるときは、前記トリガ出力要求信号が
有効になっても、その情報を外部ステータス信号に出力
せずに、トリガ要求がないときと同じ内部状態の情報を
外部ステータス信号へ出力し、前記プロセッサコアが第
２の内部状態であるときは、前記トリガ出力要求信号が
有効になると、トリガが発生したことを示す情報を外部
ステータス信号へ出力することを特徴とする請求項２３
記載のマイクロプロセッサ。
【請求項２５】前記第１の内部状態は、ジャンプ命令
の実行、あるいは例外の発生であり、前記第２の内部状
態は、命令のシーケンシャル実行、あるいはパイプライ
ンストールであることを特徴とする請求項２４記載のマ
イクロプロセッサ。