DE3029033C2 - Schaltungsanordnung - Google Patents

Description

olgendem Adressenspeicher.

An die Ausgänge 1, 2 ... π eines Multiplex-Generaors 19 sind die Eingangsleitungen einer entsprechenden Anzahl von binär codierten Codierschaltern 20/1, 20/2 .. 2Ο//7 angeschlossen. Jeder Codierschalter 20 weist Schaltstellungen von 0 bis 9 auf und gibt in jeder Schalt- ;tellung ein der Schaltstellung entsprechendes binärcoliertes Datenwort ab, also z. B. in der Schaltstellung 0 ias Datenwort 0000, in der Schaltstellung 5 das Datenwort 0101, in der Schaltstellung 9 das Datenwort 1001. Hierfür sind somit an den Codierschaltern 20 je vier Codeausgänge 21 erforderlich, die über gleichsinnig gepolte Entkopplungs-Dioden 22 an eine vieradrige Bus-Leitung 23 angeschlossen sind. Gleichwertige Codeausgänge 21 der einzelnen Codierschalter 20 sind dabei auf jeweils die gleiche Ader der Bus-Leitung 23 gelegt. An die einzelnen Adern der Bus-Leitung 23 ist je ein Eingang 24 eines Speichers 25 mit η Speicherplätzen geschaltet, wobei der Takt(Clock)-Eingang 26 jedes Speicherplatzes 25/1, 25/2,... 25/n des Speichers 25 an einen eier Ausgänge 1, 2,... η des Multiplex-Generators

19 angeschlossen ist.

Der Multiplex-Generator 19 gibt an seinen Ausgängen 1,2 η nacheinander und wiederholt ein Taktsignal gleicher Größe und Dauer ab. Bei einem Taktsignal am Ausgang 1 geben somit nur die Codeausgänge 21 des daran angeschlossenen Codierschalters 20/1 ein der Schaltstellung entsprechendes Datenwort an die Bus-Leitung 23 ab, im vorliegenden Fall also bei der Schaltstellung 1 das Datenwort 0001. Nachdem das Taktsignal vom Ausgang 1 gleichzeitig auch am Takt(Clock)-Eingang 26 des ersten Speicherplatzes 25/1 des Speichers 25 ansteht, wird das binär codierte, einen Parameterwert beinhaltende Datenwort des zugehörigen Codierschalters 20/1 im ersten Speicherplatz 25/1 des Speichers 25 abgelegt. In entsprechender Weise werden die an den übrigen Codierschaltern 20/2,... 20/n eingestellten Parameterwerte nacheinander dem Takt des Multiplex-Generators 19 entsprechend in die weiteren Speicherplätze z5/2 ... 25/n des Speichers 25 eingegeben. Ein erneutes Abfragen und Einspeichern der an den Codierschaltern 20 eingestellten Werte erfolgt danach fortlaufend bei jeder Wiederholung der Taktfolge des Multiplex-Generators 19. Die in den einzelnen Speicherplätzen 25/1,25/2,... 25/n des Speichers 25 jeweils abgelegten Daten können dann z. 3. von einem nicht dargestellten Mikroprozessor abgefragt und weiterverarbeitet werden, wobei der Speicher Bestandteil des Mikrocomputers sein kann.

Gemäß F i g. 2 ist bei sonst gleichem Schaltungsaufbau zwischen die Bus-Leitung 23 und den Speicher 25 ein ebenfalls η-stufiger Addierer 27 eingeschaltet, der wiederum nur vier mit den vier Adern der Bus-Leitung 23 verbundene Eingänge 28 aufweist. Jeder Stufe 27/1, 27/2, ... 27/n des Addierers 27 ist ein eigener Takt(Clock)-Eingang 29 zugeordnet, wobei die Takt(Clock)-Eingängc 26 und 29 entsprechender Speicherplätze bzw. Stufen des Speichers 25 und des Addierers 27 gemeinsam mit dem zugehörigen Codierschalter

20 jeweils an einen Ausgang des Multiplex-Generators 19 angeschaltet sind. In jeder Stufe des Addierers 27 wird dem Eingangswert ein konstanter binärer Wert hinzuaddiert, wobei dieser Wert in den einzelnen Stufen unterschiedlich ist. So wird beim ersten Takt des Multiplex-Generators 19 in der ersten Stufe 27/1 des Addierers 27 zu dem vom ersten Codierschalter 20/1 abgegebenen Wert der Wert Null addiert, so daß an den mit den Eingängen 24 des Speichers 25 verbundenen Ausgängen des Addierers 27 der vom ersten Codierschalter 20/1 abgegebene Wert, also ein Wert zwischen 0 und 9, bei vorliegender Einstellung der Wert 1 entsprechend dem Datenwort 0001 ansteht. Beim zweiten Takt dagegen wird dem vom zweiten Codierschalter 20/2 abgegebenen Wert in der zweiten Stufe 27/2 des Addierers 27 der Wert 10 hinzuaddiert, so daß an die zweite Stufe 25/2 des Speichers 25 Werte zwischen 10 und 19, bei vorliegender Einstellung des Codierschalters 20/2 auf

ίο den Wert 5 also der Wert 15, geliefert werden. Wegen der möglichen Schaltstellungen von 0 bis 9 der Cod-erschalter 20 wird somit in jeder weiteren Stufe des Addierers 27 ein um 10 erhöhter konstanter Wert zum Eingangswert hinzuaddiert. Im Speicher werden damit in den einzelnen Stufen 25/1 bis 25/n voneinander wertmäßig abweichende Datenworte abgelegt, so daß z. B. ein Mikroprozessor unmittelbar voneinander abweichende Daten dem ihm eigenen Speicher 25 entnehmen kann.

Im Schaltjngsaufbau nach Fig.3 ist bei wiederum unveränderter Zusammenschaltung ;}.:;■> Multiplex-Generators 19 und der Codierschalter 20 ar die Bus-Leitung 23 ebenfalls ein Addierer 27 angeschlossen, dessen Takt(Clock)-Eingänge 26 der einzelnen Stufen 27/1, 27/2 bis 27/n auch an die Ausgänge 1, 2 bis π angeschlosse.; sind. Die Funktion des Addierers 27 ist dabei gleich der zu F i g. 2 beschriebenen, jedoch sind die vom Addierer 27 abgegebenen Datensignale an den Adresseneingängen eines als Festwertspeicher ausgebildeten Parameter-Decoders 30 angelegt. Die Speicherstellen des Parameter-Decoders 30 beinhalten dabei die »realen« Parameter zur Verarbeitung von Daten, die im Speicher 25 statisch zwischengespeichert werden können. Multiplex-Generator, Addierwerk, Parameter-Dekoden und statische Zwischenspeicher können hierbei auch Bestandteile eines Mikrocomputers sein.

Schaltungsanordnungen dieser Art sind insbesondere für elektronische Wärmespeichersteuerungen geeignet, um die dort durch Vorschriften bestimmte Vielzahl von Parameterwerten über eine minimale Anzahl von Eingängen in den Steuervorgang einbeziehen zu können. Dabei können mit den Codierschaltern 20/1 und 20/2 z. B. die obere bzw. die untere Grenztemperatur des zu berücksichtigenden Außentemperaturbereiches gewählt weiden, während weitere Codic-schalter 20 für die Einstellung des Anfangs und des Endes der möglichen Aufladezciträume dienen können.

Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Schaltungsanordnung mit Datenschaltern und einem Speicher zur Speicherung von durch die Datenschalter vorgebbaren Parametern, bei welcher die Datenschalter mehrstellige Codierschalter sind, deren gleichwertige Codeausgänge auf eine gemeinsame Bus-Leitung geschaltet sind und die je eine Eingangsleitung aufweisen und bei der das jeweilige, auf der Bus-Leitung anstehende Datensignal von einem Taktgenerator getaktet einem Speicherplatz im Speicher zugeführt wird, dadurch gekennzeichnet, daß der Taktgenerator ein taktweise weiterschaltender Mukiplexgenerator (19) mit η Ausgängen ist und daß die Eingangsleitungen der Codierschalter (20) je an einen der Ausgänge des Multiplexgenerators (19) angeschlossen sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß π Codierschalter (20/1, 20/2... läin) vorgesehen sind, daß der Speicher (25) η Speicherplätze (25/1, 25/2 ... 75In) aufweist und daß das bei jedem Takt auf der Bus-Leitung (23) anstehende Datensignal einem dem jeweiligen Takt zugeordneten Speicherplatz in dem Speicher zugeführt wird.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Ader der Bus-Leitung (23) an einen Dateneingang (24) des Speichers (25) angeschlossen ist, dessen den einzelnen Speicherplätzen zugeordnete Takt-Eingänge (26) jeweils mit dem entsprechenden Ai'-gang (1, 2, ... n) des Multiplex-Generators (.19) verbunden sind.

4. Schaltungsanordnung ni\h Anspruch 1, dadurch gekennzeichnet, daß jede Bus-Leitung (23) an einen Dateneingang (28) eines n-stufigen Addierers (27) angeschlossen ist, daß in jeder Stufe (27/1,27/2, ... XlIn) des Addierers (27) ein konstanter, von jeder anderen Stufe um wenigstens die Anzahl der Codestellungen eines Codierschalters (20) unterschiedlicher Datenweri vorgegeben ist, daß die Datenausgänge des Addierers (27) an die Dateneingänge (2».-) des Speichers (25) angeschlossen sind, der η Speicherplätze (25/1,25/2,... 25In) aufweist und daß die Takt-Eingänge (29,26) der einander entsprechenden Stufen bzw. Speicherplätze des Addierers (27) und des Speichers (25) gemeinsam an den zugehörigen Ausgang des Multiplex-Generators (19) gelegt sind.

5. Schaltungsanordnung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Codeausgänge (21) der Codierschalter (20) über gleichsinnig gepolte Gleichrichter (22) an die Bus-Leitung (23) angeschaltet sind.

6. Schaltungsanordnung nach Anspruch 1 oder 5, dadurch gekennzeichnet, daß jede Ader der Bus- Leitung (23) an einen Dateneingang (28) eines n-stufigen Addierers (27) angeschlossen ist, daß in jeder Stufe (27/1, 27/2. ... 27/n; des Addierers (27) ein konstanter, von jeder anderen Stufe um wenigstens die Anzahl der Codestellungen eines Codierschalters (20) unterschiedlicher Datenwert vorgegeben ist und daß die Datenausgänge des Addierers (27) an die Adressen-F.ingängc eines Festwertspeichers (30) gelegt sind.

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Bei einer bekannten Schaltungsanordnung dieser Art (DD-PS 1 36 194) sind mehrere als Codierschalter wirkende Datenschalter mit ihren Codeausgängen auf eine gemeinsame Bus-Leitung geschaltet, wobei gleichwertige Codeausgänge der einzelnen Datenschalter jeweils an die gleiche Ader der Bus-Leitung angeschlossen sind. Jeder Datenschalter weist eine Eingangsleitung auf,

to weiche an Massepotential angeschlossen ist und über eine gemeinsame Schaltvorrichtung bzw. je eine den einzelnen Codeausgängen zugeordnete Schalteinrichtung mit diesen Codeausgängen durch äußere Einwirkungen in leitende Verbindung gebracht werden kann.

üie Adern der Bus-Leitung sind bis auf eine an die Dateneingänge eines Speichers angeschlossen, während alle Bus-Leitungen über Widerstände an einen ersten Ausgang eines Taktgenerators angeschlossen sind. Die nicht mit dem Speicher verbundene Bus-Leitung steht mit einem Codeausgang jedes Datenschalters und mit einem Eingang eines Triggers in Verbindung, der über eine zweite Impulsfolge des Taktgenerators gesteuert wird. Wird hierbei ein Datenschalter betätigt, dann wird über einen Trigger mit einer nachgeschalteten Logik der Takt(Clock)-Eingang aktiviert und das an den Dateneingängen anstehende Datensignal ir.- den Speicherplatz des Speichers übernommen. Hierbei wird somit eine Abfrage der Datenschalter nur dann ausgeführt, wenn auf sie äußerlich eingewirkt wird, nachdem nur dann der Trigger einen entsprechenden Steuerimpuls erhält. Zudem besteht bei gleichzeitigem Betätigen mehrerer Datenschalter ein fehlerhaftes Signal auf den mit den Dateneingängen verbundenen Adern der Bus-Leitung.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 genannten Art so weiter zu bilden, daß eine Mehrzahl von Datenschaltern automatisch auf ihre Einstellung abfragbar ist.

Die Lösung dieser Aufgabe erfolgt gemäß der Erfindung durch die kennzeichnenden Merkmale des Patentanspruchs 1.

Durch den Multiplexgenerator werden somit nacheinander die einzelnen Datenschalter wirksam geschaltet, und geben ihr Datensignal an die Bus-Leitung weiter. Die gleichzeitige Einwirkung mehrerer Datenschalter auf die Bus-Leitung ist somit ausgeschlossen. Zudem können zwischen dsr Eingangsleitung und den jeweils genutzten Codeausgängen die Datenschalter durchgehende Verbindungen vorgesehen werden, nachdem eine zusätzliche äußere Einwirkung nicht erforderlich ist. babei kann der Multiplexgenerator ohne zusätzliche logische Schaltelemente die Steuerung des Speichers übernehmen. Auch ist eine Stromeinspeisung über besondere Widerstände und einen zusätzlichen Taktgenerator nicht erforderlich, weil die Ausgangssignale des Multiplexgenerators über die Datenschalter die erforderlichen Datensignale erzeugen.
Vorteilhafte Ausgestaltungen der Erfindung sind in

*»o den weiteren Ansprüchen angegeben. Die Erfindung ist nachfolgend anhand der Schaltskizzen von Ausfiihrungsbeispielen näher erläutert. Es zeig!

Fig. 1 eine Schaltungsanordnung mit direkter Eingabe in einen Speicher,

b? F i g. 2 eine Schaltungsanordnung mit einem den Speichereingängen vorgeschalteten Addierer und

F ι g. 3 eine Schaltungsanordnung mit einem den Speichereingängen vorgeschalteten Addierer mit nach-