DE2527062B2

DE2527062B2 - Anpassungsfähiger Adressendecodierer

Info

Publication number: DE2527062B2
Application number: DE2527062A
Authority: DE
Inventors: Benedicto Umberto Messina; Arnold Weinberger
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-06-27
Filing date: 1975-06-18
Publication date: 1981-02-19
Also published as: JPS5634897B2; FR2276656A1; DE2527062A1; IT1038051B; JPS513735A; US3958222A; DE2527062C3; FR2276656B1; GB1468783A; CA1032274A

Description

Die Erfindung betrifft einen anpassungsfähigen Adressendecodierer für einen Speicher, dessen Grundspeichermoduln in ihrer Größe und Anordnung veränderbar sind.

Es besteht oft die Notwendigkeit, die Kapazität des Speichers einer Datenverarbeitungsanlage verändern zu müssen. Zum Beispiel kann ein Speicher Verwendung finden, dessen Kapazität zwischen einem und 32 Megabytes veränderbar ist und der aus Speichereinheiten zusammengesetzt ist, die eine Kapazität von jeweils von 1 bis 8 Megabytes aufweisen. Jede dieser Einheiten kann als Grundspeichermodul angesehen werden und bei Erhöhung der Kapazität des Speichers werden die benötigten Anzahl von Grundspeichermoduln hinzugefügt Hierbei tritt stets die Notwendigkeit auf, den Adressendecodierer des Speichers der veränderten Kapazität anzupassen. Zur Anpassung des Decodierers ist es bekannt, die Verdrahtung des Decodierers so zu verändern, daß mit der zur Adressierung des vergrößerten Speichers notwendigen Adresse auch alle Grundspeichermoduln adressiert werden können. Da diese Grundspeichermoduln oft untereinander verschiedene Kapazitäten aufweisen, gestaltet sich die Änderung der Verdrahtung oftmals sehr schwierig.

Es sind auch dynamisch veränderbare Adressendecodierer bekannt geworden, die jedoch bedingt durch ihre große Komplexität in der Praxis keine Verwendung gefunden haben oder nur jeweils für ein Speichersystem einer ganz bestimmten Konfiguration verwendet werden können.

Der Erfindung liegt daher die Aufgabe zugrunde, einen anpassungsfähigen Adressendecodierer für einen Speicher anzugeben, dessen Kapazität und Anordnung der Grandspeichermoduln veränderbar LiL

Diese Aufgabe wird durch die im Kennzeichnen des Hauptanspruchs beschriebene Einrichtung gelöst

Die Erfindung hat den Vorteil, daß der Adressendecodierer während des Betriebes der Anlage, d.h. dynamisch an die veränderte Speicherkapazität angepaßt werden kann. Es ist also nicht notwendig, die Einrichtung außer Betrieb zu setzen und die Verdrahtang des Decodierers zu verändern. Der anpassungsfähige Decodierer gemäß der Erfindung gestattet auch die Verwendung von Grundspeichermoduln verschiedener Kapazität und verschiedener gegenseitiger Anordnung. Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein Ausführungsbeispiel der Erfindung soll nun anhand von Figuren beschrieben werdea Es zeigt

Fig. 1 einen Speicher mit einem assoziativ betriebenen Adressendecodierer,

F i g. 2 ein Speicherfeld, das als assoziativer Adressendecodierer verwendet werden kann,

Fig.3 bis 7 die in dem in Fig.2 gezeigten Feld gespeicherten Daten für verschiedene Konfigurationen des in F i g. 1 gezeigten Speichers,

F i g. 8 eine Tabelle mit Taktsignalen für Lese- oder Schreiboperationen des Decodierers und

F i g. 9 eine logische Schaltung für Lese-, Schreib- und assoziative Suchoperationen des in F i g. 2 gezeigten Speichers.

Wie aus F i g. 1 ersichtlich ist, wird vom Prozessor eine Adresse 10 geliefert, mit der ein Zugriff zum Speicher erfolgen soll, der aus einer Vielzahl von Grundspeichermoduln 12 besteht, die jeweils verschiedene Kapazität haben können. Um die verschiedenen Speichergrößen und die verschieden große Anzahl der Grundspeichermoduln erfassen zu können, weist die Adresse 10 zwei Teiladressen auf. Der erste Teil umfaßt die Bits 0 bis 9 und adressiert ein assoziatives Feld 14. Dieses Feld erzeugt Signale zur Auswahl der Grundspeichermoduln auf den jeweiligen Auswahlleitungen, wodurch die Adressierung der Grundspeichermoduln begrenzt wird auf die Adressierung durch die zweite Teiladresse, bestehend aus den Bits 10 bis π und eine Unterkombination der Adressenbits der ersten Teiladresse. Jedes Wort im assoziativen Feld 14 steuert eine der BSM-Auswahlleitungen, so daß ein oder mehrere Grundspeichermoduln adressiert werden, wenn die erste Teiladresse dem Assoziativfeld 14 angeboten wird. Die assoziative Abfrage des Feldes 14 hat also zur Folge, daß einige der Grundspeichermoduln 12 adressiert werden und andere nicht.

Aus F i g. 2 ist ersichtlich, wie der anpassungsfähige, assoziative Adressendecodierer 14 aus einer Vielzahl Speicherchips 18 aufgebaut werden kann. Die Bits auf den Chips sind in 32 Worten angeordnet, wobei jedes Wort 16 Bits aufweist. Die Chips gestatten zwei Funktionsarten, die sich gegenseitig ausschließen, nämlich Lesen oder Schreiben. Welche der beiden Operationen durchgeführt werden soll, wird vom Funktionsauswahlsignal RD gesteuert. Wenn RD=], wird eine Leseoperation durchgeführt. Ist RD=Q, findet eine Schreiboperation statt. Während einer Leseoperation wählt ein aus fünf Bits bestehendes Adressensignal eine der 32 Spalten des Chips aus, d. h. eines der 32 jeweils aus 16 Bits bestehenden Worte. Das adressierte Wort wird an den Datenausgangsleitungen ausgelesen.

Während einer Schreiboperation wird ebenfalls durch ein aus 5 Bits bestehendes Adressensignal eines der 32 Worte ausgewählt und werden die Datenbits DIi-DIW in das adressierte Wort eingeschrieben. Zur Auswahl der Chips ist ein weiteres Steuersignal CS vorgesehen. Wenn dieses Signal CS= 1, wird von dem Chip eine Lese- oder Schreiboperation ausgeführt, ist das Chipauswahlsignal jedoch 0, wird vom Chip keine Lese- oder Schreiboperation ausgeführt, wenn an das ίο Chip ein Adressensignal, Eingangsdaten und ein Funktionsauswahlsignal angelegt werden. Die Verwendung von Chipauswahlsignalen gestattet die Kombination von zwei oder mehr Chips derart, daß Speicherfelder mit einer Kapazität aufgebaut werden können, die is ein Vielfaches der Kapazität eines einzelnen Chips ist Dfe Erweiterung der Kapazität des Feldes wird dadurch erzielt, daß die Ausgänge 20 der einzelnen Chips gemeinsam über ein ODER-Glied geführt werden, wobei aber jeweils nur über das Chipselektsignal einzelne Chips ausgewählt werden. Durch Abfrage der vier in F i g. 2 gezeigten Chips nach der in F i g. 7 gezeigten Art kann mit Hilfe dieses zusammengesetzten Speicherfeldes assoziative Suchoperationen durchgeführt werden, die im nachfolgenden »Suchen« und »Abfragen« genannt werden.

Die Arbeitsweise aller Chips hinsichtlich der Assoziativvorgänge ist die gleiche. Sie wird jedoch definiert in Form einer Assoziativtabelle durch die Art, in der zu den Chips zugegriffen wird und durch die Bedeutung, JO die den Zugriffssignalen gegeben wird. Der Wortadressendecodierer wird zum Sucheingangsdecodierer, indem die Speicherdecodiersignale daran angelegt werden und indem die Decodiersignale als Sucheingangssignale bezeichnet werden.

In dem in F i g. 2 gezeigten Feld werden die ersten 5 Ziffern /1 bis /5 des Sucheingangs an die Decodierer der Chips auf der linken Seite angelegt und die restlichen 5 Ziffern /6 bis /10 des Sucheingangs an die Decodierer der Chips auf der rechten Seite. Auf diese Art werden 4 Chips zu einem Assoziativfeld kombiniert, das 32 assoziative Worte zu jeweils 32 assoziativen Bits aufweist

Bei der Durchführung einer assoziativen Suchoperation mit dem in Fig.2 gezeigten Feld wird ein Funktionsauswahlsignal RD und ein Chipauswahlsignal CSl bis CS4 verwendet, die alle gleich 1 sind. 32 Datenworte werden in dem Chipfeld gespeichert und das Feld liefert an den Ausgängen DOl bis DO 32 Gleichheits- oder Ungleichheitssignale als Folge der w Abfragesignale /1 bis /10. Jede Kombination der Abfragesignale /1 bis /10 untersucht eine bestimmte Bitleitung von den 32 Bitleitungen in jeder Hälfte des assoziativen Feldes. Wenn ein Null in der Bitposition, zu der zugegriffen wird, in beiden Hälften der Wortleitung 1 im assoziativen Feld gespeichert ist, wird ein Gleichheitssignal erzeugt, das die betreffende BSM-Auswahlleitung, die dieser Wortleitung entspricht, aktiviert. Wenn keine Null gespeichert ist, wird ein Ungleichheitssignal erzeugt am Ausgang der Leitung und die zugehörige BSM-Auswahlleitung blockiert die Adressensignale, die an den Grundspeichermodul angelegt werden, der von dieser Auswahlleitung gesteuert wird.

i- i g. 3 zeigt die Adressierung des assoziativen Feldes durch zwei Decodierer 22 und 24 mit den ersten 10 Bits der Speicheradresse 10. Das Bitmuster für die ersten vier in dem assoziativen Feld 26 gespeicherten Worte ist

in F i g. 3 gezeigt sowie auch die Werte der Adressenbits

bzw. des Suchwortes, das mit den gespeicherten Worten assoziativ verglichen werden soll. Die linke Hälfte des Suchwortes, 01001 (binäre Darstellung des dezimalen Wertes 9) wird an den linken Teil 22 des Decodierers zugeführt, während die rechte Hälfte des Suchwortes, Hill (dezimal 31) der rechten Hälfte 24 zugeführt wird. Die linke Hälfte des gespeicherten Wortes 1 (11001=25) ist als eine 32-Bit-Zahl mit einer einzigen Null in Spalte 25 der ersten Reihe in der linken Hälfte gespeichert, während die rechte Hälfte (11111=31) in der Form in der rechten Hälfte gespeichert ist, daß die einzige Null in der Spalte 31 der rechten Hälfte gespeichert ist Die beiden Hälften des Wortes 2 (00001 = 1 und 11111=31) werden in der Form gespeichert, daß eine einzelne Null in Spalte 1 der linken Hälfte und είπε εΐηζεΐηε Null in Spalte 31 der rechten Hälfte gespeichert ist Die beiden Hälften des Wortes 3 (10110=22 und 00000=0) werden mit der einzigen Null in Spalte 22 der linken Hälfte und in Spalte 0 der rechten Hälfte gespeichert

Fig.5 zeigt die Zuordnung aller ΙΟ-Bit-Adressen zu den Auswahlsignalen für einen Speicher mit 32 Grundspeichermoduln zu jeweils 32 Megabytes. Der erste Grundspeichermodul BSM 1 ist dem Wort 1 der Assoziativtabelle zugeordnet und spricht auf alle 10-Bit-Adressen 0 bis 31 an. Die niederwertigen 5 Bits /6 bis /10 werden von allen Adressen 0 bis 31 umfaßt, so daß in allen Bitpositionen dieser 32-Bizt-Zelle eine Null eingeschrieben ist Die hochwertigen 5 Bits /1 bis /5 haben die Werte 00000, so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 0 aufweist

BSM2 wird dem Wort 2 der Assoziativtabelle zugeordnet und umfaßt die 10-Bitadressen 32 bis 63. Die niederwertigen 5 Bits ergeben wiederum die 32 Kombinationen 0 bis 31 und die zugehörige 32-Bit-Zelle enthält nur Nullen. Die hochwertigen 5 Bits haben die Werte 00001, so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 1 aufweist. Die Grundspeichermoduln werden auf diese Weise fortlaufend Adressen zugeordnet und die entsprechenden 32 Bit-Assoziativworte im Assoziativfeld entsprechend gefüllt

Fig.6 zeigt die Zuordnung von 10-Bil-Adressen zu einem Auswahlsignal für jeden von 16 Grundspeichermoduln zu jeweils 64 Megabytes. BSM1 wird dem Wort 1 der Assoziativtabelle zugeordnet und umfaßt die 10 Bitadressen 0 bis 63. Die niederwertigen 5 Bits ergeben alle 32 Kombinationen und die 32-Bit-Zelle im Assoziativfeld wird mit Nullen gefüllt Die hochwertigen 5 Bits haben die Werte 00000 und 00001, so daß ihre Zellen eine einzelne Null jeweils in den Spalten 0 und 1 enthalten. BSM2 wird dem Wort 2 der Tabelle zugeordnet und umfaßt die nächsten 64 10-Bit-Adressen 64 bis 127. Die niederwertigen 5 Bits umfassen wieder alle 32 Kombinationen, so daß die 32-Bit-Zelle nur Nullen enthält Die hochwertigen 5 Bits haben die Werte 00010 und 00011, so daß ihre Zellen eine Null in den Spalten 2 und 3 enthalten. Den anderen Grundspeichermoduln werden in entsprechender Weise sequentieUe Adressen zugeordnet und die entsprechenden Zellen in der Assoziativtabelle entsprechend gefüllt Die niedere Hälfte der Assoziativworte bleibt unbenutzt

F i g. 7 zeigt die nichtlineare Adressierung von Grundspeichermoduln, die jeweils verschiedene Größe haben können. BSMi enthält 4 Megabytes und wird dem Wort 1 zugeordnet BSMi wird durch die Adressen 0 bis 3 adressiert Die niederwertigen 5 Bits weisen die binären Kombinationen 00000 bis 00011 auf.

so daß die 32-Bit-Zelle jeweils eine Null in den Spalten 0 bis 3 aufweist. Die hochwertigen 5 Bits haben nur die Werte 00000, so daß die zugehörige Assoziativzelle nur eine einzelne Null in Spalte 0 aufweist.
MSM2 soll eine Kapazität von 8 Megabyte haben und wird dem Wort 2 zugeordnet. BSM 2 wird durch die 8 10-Bit-Adressen 320 bis 327 adressiert. Die niederwertigen 5 Bits weisen nur die binären Kombinationen 00000 bis 00111 auf, so daß die zugehörige 32-Bit-Zelle

ίο Nullen in den Spalten 0 bis 7 aufweist. Die hochwertigen 5 Bits weisen nur die einzige binäre Kombination 01010 auf, so daß die 32-Bit-Zelle eine einzelne Null in Spalte 10 enthält.

BSM3 hat 6 Megabytes, d. h. eine Kapazität, die sich nicht durch eine Potenz von 2 ausdrücken läßt, und wird zwei Sequenzen der 10-Bit-Adressen zugeordnet, nämlich 168 bis 170 und 200 bis 202, d.h. zwei nichtbenachbarten Sequenzen. Die niederwertigen 5 Bits weisen die Bitkombinationen 01000, 01001 und 01010 auf, so daß die 32-Bit-Zelle Nullen in den Spalten 8,9 und 10 enthält. Die hochwertigen 5 Bits ergeben die binären Zahlen 00101 und 00110, so daß die zugehörige 32-Bit-Zelle Nullen in den Spalten 5 und 6 aufweist

In Fig.7 wurde angenommen, daß BSM5 eine Kapazität von 4 Megabytes hat und ursprünglich durch die 4 aufeinanderfolgenden 10-Bit-Adressen 4 bis 7 adressiert wurde. Es befanden sich also 4 aufeinanderfolgende Nullen in der rechten Hälfte des Wortes 4 in den Bitpositionen 4 bis 7. Es soll angenommen werden, daß nun ein Fehler im dritten MB auftritt und somit die 10-Bit-Adresse 6 betroffen ist Dieser Fehler kann nicht sofort korrigiert werden, und es ist daher notwendig, BSMS in der Kapazität auf nunmehr nur 3 MB einzuschränken. Die Null in Bitposition 6 wird nun entfernt, so daß der Speicher nur mit den Adressen 4,5 und 7 adressiert werden kann. Die hochwertigen 5 Bits weisen nur die Werte 00000 auf, so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 0 enthält. .

BSM 6 war dem Wort 5 in der Tabelle zugeordnet Es soll nun angenommen werden, BSM 6 nicht mehr adressiert werden darf. Dies wird erreicht indem die eine oder andere 32-Bit-Zelle des zugehörigen Assoziativwortes mit lauter Einsen geladen wird. In dem gezeigten Beispiel weist die rechte Zelle lauter Einsen auf, während der Inhalt der linken Zelle irrelevant ist Das Resultat davon ist daß BSM6 durch keine 10-Bit-Adresse mehr ausgewählt wird.

Es soll nun angenommen werden, daß die rechte Zelle vom Wort 6 fehlerhaft wurde, so daß dieses Wort nicht

so mehr beim Zugriff zu dem betreffenden BSM benutzt werden kann. Die Verwendung dieses Wortes wird dadurch verhindert, daß lauter Einsen in die linke Hälfte, d. h. in die gute Hälfte des Wortes geladen werden. Als Resultat davon ist das Signal »Fehlanzeige 6« immer 1 während der Suchoperation.

In Fig.7 wird BSM8 mit der Kapazität von 1 MB durch die 10-Bit-Adresse 20 adressiert Um die Zuverlässigkeit zu erhöhen, wird diese Adresse zwei verschiedenen Worten in der Tabelle zugeordnet, wovon sich das eine in der oberen Hälfte (obere Chips) und das andere in der unteren Hälfte (untere Chips) befindet Die beiden Worte sind die Worte 7 und 32. Die Auswahl von BSMS erfolgt also durch eine UND-Funktion der beiden Signale Fehlanzeige 7 und Fehlanzeige

32. Die niederwertigen 5 Bits der Adresse haben die Werte 10100, so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 20 aufweist Die hochwertigen 5 Bits der Adresse weisen nur die Kombination 00000 auf.

so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 0 aufweist.

In den obigen Beispielen muß in der Assoziativtabelle nur ein einziges Wort zur Auswahl eines Grundspeichermoduls vorgesehen werden, der durch eine 10-Bit-Adresse adressiert wird. Dies entspricht der Abspeicherungen einer logischen Funktion von 10 Variablen in einem einzelnen Wort einer Suchtabelle, in der die 10 Variablen in zwei Teilen zu jeweils fünf Eingängen zugeführt werden. Die logischen Funktionen der 10 Variablen werden als Summe von zwei

Unterfunktionen ausgedrückt, nämlich einer Unterfunktion der 5 Eingangsvariablen /1 bis /5, die durch eine ODER-Funktion mit den 5 Eingangsvariablen /6 bis /10 . verknüpft werden. Es passen jedoch nicht alle logischen Funktionen der 10 Variablen in ein einziges Wort in dieser Suchtabelle, d.h., es können einige logische Funktionen der 10 Variablen nicht als eine einzige Summe der Unterfunktionen ausgedrückt werden. Sie müssen stattdessen als das Produkt von Summen von ι ο Unterfunktionen ausgedrückt werden. Die Funktion

F(Il,..., IU) = IfI(Il,..., IS) + gl(/6 /10)] · ]fl (II,..., /5) + gl (16,.. ., /10)]

stellt eine Funktion von /1 bis /10 dar, die das Produkt ist von zwei Summen von Unterfunktionen und somit die UND-Verknüpfung von zwei Worten in der Suchtabelle verlangt. Das erste Wort speichert die Summe der ersten zwei Unterfunktionen (fi+gi), während das zweite Wort die Summe der zweiten zwei Unterfunktionen (f2+g2) speichert

Dies kann erreicht werden, indem die 10-Bit-Adressen 21 bis 63 dem Grundspeichermodul BSM9 mit 43 MB zugeordnet werden. Diese Adressen passen nicht in ein einzelnes Wort der Tabelle. Ihre Zuordnung zu zwei Worten ist jedoch möglich. Es werden diesen Adressen nunmehr die Worte 8 und 9 zugeordnet. Wort 8 gehört zu den Adressen 21 bis 31, während das Wort 9 zu den Adressen 32 bis 63 gehört Die niederwertigen 5 Bits von Adressen im Wort 8 weisen die Kombinationen 10101 bis 11111 auf, so daß die 32-Bit-Zelle Nullen in den Spalten 21 bis 31 enthält. Die hochwertigen 5 Bits weisen nur die Kombination 00000 auf, so daß die 32-Bit-Zelle eine einzelne Null in Spalte 0 enthält Die niederwertigen 5 Bits von Adressen im Wort 9 weisen alle Kombinationen 00000 bis Hill auf, so daß die 32-Bit-Zelle lauter Nullen aufweist. Die hochwertigen S Bits weisen die einzige Kombination 00001 auf, so daß die 32-Bit-Zelle eine einzelne Null in Spalte 1 aufweist.

Es kann gezeigt werden, daß die Zuordnung der 10-Bit-Adressen zu den Worten 8 und 9 auch auf andere Weise durchgeführt werden kann: 21 bis 31 und 53 bis 63 zum Wort 8, und 32 bis 52 zu Wort 9. Es können auch einige dieser Adressen beiden Worten wie folgt zugeordnet werden: 21 bis 31 und 53 bis 63 zu Wort 8, und 32 bis 63 zu Wort 9. Die Ausgänge der Worte 8 und 9, Fehlanzeige 8 und Fehlanzeige 9 werden Ober ein UND-Glied verknüpft und ergeben das Auswahlsignal für BSM 9. Hier wird nochmals darauf hingewiesen, daß das Auswahlsignal in komplementärer Form erhalten wird, also 0 für Auswahl und 1 für keine Auswahl. ·

Es wurde oben gezeigt, wie die Suchoperation mit Hilfe des in F i g. 2 gezeigten Feldes ausgeführt werden kann. Dieses Assoziativfeld muß jedoch auch assoziative Lese- und Schreiboperationen ausführen können, um als Decodierer Verwendung finden zu können.

Die assoziative Schreiboperation wird zum Laden oder Verändern, d.h. zum Personifizieren der Tabelle benutzt Dieses Laden oder Verändern geschieht naturgemäß nur selten, so daß vorteilhafterweise nur sehr wenig zusätzliche Logik dafür vorgesehen wird. Natürlich müssen dann zum Durchfuhren dieser assoziativen Schreiboperation um so mehr Zyklen verwendet werden. Mit dieser Operation wird ein Wort in eine bestimmte Wortposition der Tabelle geschrieben. Sind mehrere Worte zu verändern, muß für jedes dieser Worte eine Operation durchgeführt werden. Zur Ausführung einer Schreiboperation werden die gebräuchlichen Lese- und Schreiboperationen durchge- führt werden. Das Schreiben eines Wortes in die Tabelle erfordert 128 Zyklen, d. h., jeweils zwei Zyklen für ein Bit

Die assoziative Leseoperation wird dazu verwendet die gesamte Assoziativtabelle oder einen Teil davon auszulesen. Mit dieser Operation wird er Inhalt der Tabelle überprüft. Auch diese Operation wird in der Praxis nicht sehr oft durchgeführt, so daß nur wenig zusätzliche Einrichtungen hierfür vorgesehen werden. -Wie bei der assoziativen Schreiboperation wird jeweils nur ein Wort gelesen. Diese assoziative Leseoperation für jeweils ein Wort verwendet die für das normale Lesen vorgesehenen Einrichtungen, verläuft aber unterschiedlich zu einer assoziativen Suchoperation. Das Auslesen eines assoziativen Wortes aus der Tabelle erfordert 64 Zyklen.

In F i g. 8 ist die Aufeinanderfolge der Zyklen für eine.. assoziative Schreib- und Leseoperation für ein bestimmtes assoziatives Wort in der Tabelle gezeigt. Dieses Wort wird durch eine 5-Bit-Assoziativwortadresse definiert Die 64 Bitspalten für die beiden 32-Bit-ZelIen werden sequentiell adressiert Eine 6-Bit-Eingangsadresse steuert hierzu die Spalten 0 bis 63 an. Es erfolgt also nur ein Zugriff zu jeweils einem Bit während einer assoziativen Lese- oder Schreiboperation. Für assoziati ves Schreiben wird jede der 64 Eingangsadressen während zwei aufeinanderfolgender Zyklen festgehalten. Während des ersten Zyklus wird eine normale Lese- und während des zweiten Zyklus eine normale Schreiboperation ausgeführt Für assoziatives Lesen

so wird jede der 64 Eingangsadressen nur für einen Zyklus gebraucht

Fig.9 zeigt die periphere Logik, mit der die drei assoziativen Operationen gesteuert werden. Die Eingänge zu dieser Logik sind:

⁵⁵AD

Dieses Signal zeigt an, ob eine normale Lese- oder Schreiboperation in den Chips durchgeführt werden soll. Dieses Signal wird unverändert den Chips zugeführt

SUCHEN

Dieses Signal zeigt an, daß eine assoziative Suchoperation durchgeführt wird Während dieses Signals kann nicht das Signal ASSOZIATIVES SCHREIBEN anliegen, d.h, während eines bestimmten Zyklus können nicht beide Signale aktiv sein.

ASSOZIATIVES SCHREIBEN

Dieses Signal zeigt an, daß eine assoziative Schreiboperation durchgeführt wird. Dieses Signal darf nicht mit dem normalen Schreibsignal (RD= 0) verwechselt werden.

(ASSOZIATIVES LESEN)

Dieses Signal wird nicht geliefert, sondern ergibt sich aus der Abwesenheit der Signale SUCHEN und ASSOZIATIVES SCHREIBEN. Mit anderen Worten, wenn diese Signale beide gleich 0 sind, wird eine assoziative Leseoperation durchgeführt.

NEUES DATENBIT

Dieses Signal liefert das neue Datenbit, das in die Assoziativtabelle während eines normalen Schreib- '⁵ zyklus während einer assoziativen Schreiboperation eingeschrieben werden soll.

A IbisA10

Diese 10 Signale stellen die 10-Bit-Eigangsadresse dar, aus der mit Hilfe der Assoziativtabelle des ÄSA/-Auswahlsignal erzeugt werden soll. A 1 bis A 10 werden als 10-Bit-Suchwort während einer Suchoperation verwendet und werden der Assoziativtabelle als die bereits oben angegebenen Signale /Ibis/10 zugeführt

Pi,P2,P4,Pa,Pi6,P32

Diese 6 Signale stellen die 6-Bit-Eingangsadresse dar, mit der eine der 64 Bitspalten in der Assoziativtabelle ausgewählt wird, die auch aus den 2 χ 32 Bitspalten der beiden 32-Bit-Zellen ergeben.

WA 1, WAX WA4, WAt, WAXS

Diese 5 Signale stellen die 5-Bit-Wortadresse dar, mit der eines der 32 Worte der Assoziativtabelle adressiert wird

FEHLANZEIGE 1 bis FEHLANZEIGE 32

Diese 32 Signale sind die 32 Ausgangssignale von der Assoziativtabelle. Sie werden während jeder Assoziativoperation benutzt

Die Ausgangssignale der peripheren Logik sind: RD

Dies ist das Eingangssignal RD, das unverändert an

die Chips angelegt wird, /lbis/ie

Diese 10 Signale werden der Assoziativtabelle als

ein 10-Bit-Eingangssignal zugeführt

CSlbisCS4

Diese vier Signale werden den vier Chips des Feldes als vier einzelne Chipauswahlsignale zugeführt

ASSOZIATIVES DATENAUSLESEN

Dieses Signal stellt das ausgewählte Bit von der Assoziativtabelle während eines Zyklus einer assoziativen Leseoperation dar. .

D/lbisD/16

Diese 16 Signale sind die 16 Dateneingangssignale, die gemeinsam allen vier Chips während einer -assoziativen Schreiboperation zugeführt werden.

Während einer Suchoperation ist das Lesesignal RD aktiv, so daß sich die Chips im normalen Lesezustand es befinden. Das Signal SUCHEN ist aktiv und ermöglicht das Zuführen der Eingangsadressen A1 bis A10 zu der Assoziativtabelle über die Leitungen /1 bis /10. Zur

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45 gleichen Zeit ist das Komplement dieses Signals, das durch ein Inverterglied erzeugt wird, nicht aktiv und verhindert, daß die Eingang?adressensignale P1 bis P16 auf die Leitungen /1 bis /10 gelangen. Wenn das Signal SUCHEN aktiv ist, sind auch notwendigerweise alle vier Chipauswahlsignale CS1 bis CS 4 aktiv und werden alle vier Chips ausgewählt.

Während einer assoziativen Schreiboperation is'j das Signal SUCHEN nicht aktiv und das Signal ASSOZIATIVES SCHREIBEN aktiv. Hierdurch gelangen die niederwertigen 5 Bits Alternativ-Eingangsadresse Pl bis P32 auf die Adressenleitungen /1 bis /10. Hierbei gelangt P1 auf /10und /5, P2auf /9und 14, P4aif /8 und /3, P» auf /7 und /2 und P16 auf /6 und Ii. Das hochwertige (sechste) Bit ^32, bzw. sein Komplement F 32 treffen eine Auswahl zwischen der linken und der rechten Hälfte der Chips in der Assoziativtabelle durch eine geeignete Steuerung der Chipauswahlsignale. P32 überträgt die Auswahlsignale CSi und CS 3, während das Signal P32 die Signale CS2 und CS4 über die gezeigten Torschaltungen überträgt Die Funktion aller in F i g. 9 gezeigten Torschaltungen ergibt sich somit aus den obigen Ausführungen.

Wie in Fig.8 gezeigt benötigt die Operation ASSOZIATIVES SCHREIBEN 128 Zyklen, die mit einem normalen Lesezyklus (RD=I) beginnen und zwischen normalen Lese- und normalen Schreiboperationen (RD-O) abwechseln. Während des ersten Paares der Lese/Schreibzyklen ist die Eingangsadresse P1 bis P 32 gleich 0. Die Adresse wird nach jedem Paar Zyklen um 1 erhöht Auf diese Weise werden die 64 Bitspalten der Assoziativtabelle nacheinander ausgewählt Eine Spalte ist jeweils während zwei aufeinanderfolgender Zyklen aktiv.

Während des gesamten Ablaufes der assoziativen Schreiboperation wird eine konstante 5-Bit-Assoziativwortadresse WA 1, WA 2, WA 4, WA % und WA 16 angelegt Das hochwertige Bit WAi* wählt die assoziativen Worte 17 bis 32 in der Tabelle aus, die in den unteren Chips 3 und 4 gespeichert sind. Die Auswahl erfolgt mit Hilfe der Chipselektsignale CS 3 und CS 4. Der Komplementirwert des Signals WA16 wählt die 16 assoziativen Worte 1 bis 16 an der Spitze der Tabelle aus, die in den beiden oberen Chips 1 und 2 gespeichert sind. Die Auswahl erfolgt nut Hilfe der Chipselektsignale CSl und CSZ Die rdederwertigeren vier Adreßbus werden in 16 Signale decodiert dir jeweils die assoziativen Wortauswahlsignale für das Wort 1 oder Wort 17, Wort 2 oder Wort 18,... Wort 16 oder Wort 32, darstellen.

Da jeweils 16 Bits zugleich von den Chips gelesen oder in die Chips geschrieben werden können, wird für assoziatives Schreiben für jedes Bit das in die Tabelle geschrieben werden soll, «ine normale Lese- und eine normale Schreiboperation durchgeführt Während des normalen Lesezyklus wird die ausgewählte Hälfte der Bits an'den Ausgängen Fehlanzeige 1 bis Fehlanzeige 16 oder Fehlanzeige 17 bis Fehlanzeige 32 ausgelesen. Diese beiden Gruppen von jeweils 16-Signalen werden über 16:ODER-Glieder verknüpft Die 16 Ausgänge des ^Bit-Decodierers werden komplementiert, so daß alle bis auf ein Bit in den entsprechenden Kippschaltungen gespeichert werden. Das ausgenommene Bit ist dasjenige, das ersetzt werden soll Das Ersatzbit, das als Signal NEUES DATENBIT zugeführt wird, wird durch das wahre Ausgangssigna] der 16 Ausgänge des Decodieren ausgewählt Das neue Datenbit wird in der entsprechenden Kippschaltung gespeichert Die 16

Kippschaltungen, die vom Lesesteuersignal RD gesteuert werden, speichern deshalb die 16 Bits während dieses Zyklus. Während des darauffolgenden Schreibzyklus nimmt das Signal RD den Wert 0 an und werden die 16 Ausgänge der Kippschaltungen in die entsprechende Hälfte der Spalten der Assoziativtabelle zurückgeschrieben.

Während einer assoziativen Schreiboperation sind beide Signale SUCHEN und ASSOZIATIVES SCHREIBEN nicht aktiv und hat das Signal RD den Wert 1. Mit Hilfe der Eingangsadressen P1 bis P 32 und des Bits WA 16 der assoziativen Wortadresse wird eine der beiden Spaltengruppen in der Assoziativtabelle, ähnlich wie oben beschrieben, ausgewählt. Die Eingangsadresse P1 bis P32 wird von 0 bis 63 jeweils um 1 inkrementiert, wobei eine Adresse nur während eines einzigen Zyklus und nicht während eines Paares von Zyklen, wie bei der obigen Operation, verwendet wird. Die Signale der ausgewählten Hälfte der Spalten gelangen durch die ODER-Verknüpfung der Signale Fehlanzeige 1 + Fehlanzeige 17 usw., wie oben, zu den darauffolgenden UND-Gliedern, durch die eines der 16 Signale, das durch die Decodierung der 4 assoziativen Wortadressenbits WAl, WA2, WA4 und WAS angezeigt wird, ausgewählt wird. Die Ausgangssignale werden an den Ausgängen ASSOZIATIVES LESEN DATEN AUS erhalten.

Das oben beschriebene Ausführungsbeispiel bezog sich auf einen Adressendecodierer, dessen Konfiguration dynamisch verändert werden kann. Der Decodierer

ίο besteht aus einem wortorientierten assoziativen Speicherfeld, das über einen Decodierer durch die Speicheradressenbits abgefragt wird. An einem oder mehreren Wortausgängen wird dabei ein Auswahlsignal für die Grundspeichermoduln des Speichers erhalten.

Diese Auswahl der Grundspeichermoduln hängt also von den im assoziativen Speicherfeld gespeicherten Daten ab. Durch Veränderung dieser Daten kann also die Konfiguration des Adressendecodierers verändert werden und kann die Adressierung des Speichers dynamisch an die Größe und Anzahl der verwendeten Grundspeichermoduln angepaßt werden.

Hierzu 8 Blatt Zeichnungen

Claims

Patentansprüche:

1. Anpassungsfähiger Adressendecodierer für einen Speicher, dessen Grundspeichermoduln in. ihrer Größe, Anzahl und Anordnung veränderbar sind, gekennzeichnet durch ein assoziatives Spcierherfeld (14), in dem die Worte (Zeilen) den Grundspeichermoduln (12) zugeordnet sind und dessen Bitstelien (Spalten) durch die Speicheradresse (Ii bis /10) abgefragt werden, wobei für jedes Wort ein Auswahlsignal (»Fehlanzeige 1 bis 32«) zur Auswahl der Grundspeichermoduln erzeugt wird.

2. Adressendecodierer nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherfeld (14) mit einer Teiladresse (Bits 0 bis 9) der Speicheradresse derart adressiert wird, daß die Teiladresse zur Spaltenadressierung verwendet wird.

3. Adressendecodierer nach Anspruch 2, dadurch gekennzeichnet, daß die Teiladresse in eine Anzahl Unter-Bitgruppen unterteilt ist, die jeweils durch einen Decodierer (22, 24) decodiert werden und jeweils eine Spalte in einem Teilfeld des assoziativen Speicherfeldes (10) adressieren.

4. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß die Teilfelder aus Chips (18) zusammengesetzt sind, wobei in den Spalten angeordnete Chips (Chips 2+4, Chips 1 +3) durch die gleichen Adreßbits (Ii bis /5; /6 bis /10) adressiert werden und entsprechende Wortausgänge (20) von den Zeilen angeordneten Chips (Chips 2 + 1, Chips 4+3) miteinander verbunden weiden, und wobei zur Steuerung jedes Chips ein Chipauswahlsignal (CS) und ein Lese/Schreib-Signal (RD) vorgesehen ist.

5. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß in einer Zeile des Teilfeldes nur erste binäre Ziffern (»1«) gespeichert sind, bis auf eine bestimmte Bitposition, in der eine zweite binäre Ziffer (»0«) gespeichert ist, so daß der dieser Zeile zugeordnete Grundspeichermodul nur ausgewählt wird, wenn die Spalte mit der zweiten binären Ziffer adressiert wird.

6. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß ein Grundspeichermodul nur ausgewählt wird, wenn eine zweite binäre Ziffer in allen Teilfeldern des assoziativen Speicherfeldes (14)

in demselben Wort adressiert wird (F i g. 3,4).

7. Adressendecodierer nach Anspruch 6, dadurch gekennzeichnet, daß in einem der Teilfelder nur zweite binäre Ziffern gespeichert sind (F i g. 5).

8. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß für den Fall, daß weniger Grundspeichermoduln vorgesehen sind als durch die Teiladresse adressiert werden können (Fig.6), in einem Teilfeld in jedem Wort mehrere zweite binäre Ziffern und in einem weiteren Teilfeld nur zweite binäre Ziffern gespeichert sind.

9. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß zur Auswahl von Grundspeichermoduln verschiedener Kapazitäten (F i g. 7) mehrere Teiladressen denselben Grundspeichermodul dadurch auswählen können, daß in einem durch die rangniederen Adressenbits (16 bis /10) adressierten ersten Teilfeld mehrere zweite binäre Ziffern in einem Wort und in einem durch die ranghöheren Adressenbits (Ii bis /5) adressierten zweiten Teilfeld nur eine einzige zweite binäre Ziffer in dem Wort gespeichert sind.

10. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß zur Adressierung von Grundspeichermoduln, deren Kapazität nicht durch eine Potenz von 2 ausgedrückt werden kann, mehrere, auch nicht benachbarte Adressenbereiche der Teiladresse vorgesehen werden.

11. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß beim Auftreten eines Fehlers in einem Grundspeichermodul die betreffende Teilkapazität dieses Moduls dadurch außer Betrieb gesetzt wird, daß die dieser Teilkapazität entsprechende zweite binäre Ziffer der betreffenden Zeile in eine erste binäre Ziffer umgewandelt wird.

12. Adressendecodierer nach Anspruch 5, dadurch gekennzeichnet, daß zum Außerbetriebsteilen eines Grundspeichermoduls nur erste binäre Ziffern in das diesem Grundspeichermodul entsprechende assoziative Wortgeladen werden.

13. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß zur Erhöhung der Zuverlässigkeit der Adressierungseinrichtung einem Grundspeichermodul mehrere Worte im assoziativen Speicherfeld (14) zugeordnet werden.

14. Adressendecodierer nach Anspruch 13 und Anspruch 4, dadurch gekennzeichnet, daß die Worte (7 und 20, F i g. 7) in verschiedenen Chips gespeichert sind.

15. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß zur Auswahl eines Grundspeichermoduls mehrere Speicherworte im assoziativen Speicherfeld (14) vorgesehen sind, wobei die Erzeugung des Auswahlsignals durch das Produkt von durch Unterbitgruppen der Teiladresse gegebenen Unterfunktionen erfolgt.