DE2749850A1

DE2749850A1 - Hybrider halbleiterspeicher mit assoziativer seitenadressierung, seitenaustausch und steuerung auf dem chip

Info

Publication number: DE2749850A1
Application number: DE19772749850
Authority: DE
Inventors: Richard Edward Matick
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-11-29
Filing date: 1977-11-08
Publication date: 1978-06-01
Also published as: DE2749850C3; JPS5368926A; DE2749850B2; GB1590198A; JPS5729783B2; US4084230A; IT1113673B; FR2373830B1; FR2373830A1

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y., 1O5O4

ru-cn

Hybrider Halbleiterspeicher mit assoziativer Seitenadressierung, Seltenaustausch und Steuerung auf dem Chip

Die Erfindung betrifft einen hybriden Halbleiterspeicher nach dem Oberbegriff des Anspruchs 1.

Das allgemeine Konzept der virtuellen Seitenspeicher gilt sowohl für das sog. virtuelle Speichersystem (d.h. Platte an Hauptspeicher) als auch für das Notizspeicher- oder Pufferspeichersystem. Das Konzept wird immer wichtiger als Mittel zur Umgehung der Zugriffszeitlücken zwischen verschiedenen Speichertechnologien. Ein Problem bei den heutigen Seitenspeichersystemen, wo virtuelle Seitenhierarchien das ganze System einschließlich des Mikroinstruktions-Steuerspeichers durchdringen, d.h. des am meisten gelesenen Speichers, ist die übersetzung einer großen virtuellen Adresse in eine kleinere reale Adresse. Dazu gibt es grundsätzlich zwei Techniken, nämlich das Kennzeichenverzeichnis und die Tabellensuche. Das Kennzeichenverzeichnis ist sehr klein im Umfang und schnell, verlangt jedoch viele Vergleiche. Um die Geschwindigkeit aufrechtzuerhalten, sind gleichzeitige assoziative Vergleiche erforderlich, die das Verzeichnis sehr kostspielig machen. Im Gegensatz dazu kann die Tabellensuche sehr preiswert sein, wenn man den Haupspeicher selbst benutzt, sie ist aber sehr langsam, braucht einen beträchtlichen Teil des Hauptspeichers und verlangt außerdem eine ausgeklügelte Hardware- oder Software-Programmsteuerung. In den heutigen handelsüblichen Systemen wird die Tabellensuche unterstützt durch zahlreiche kleine Teilverzeichnisse für virtuelle Speichertypenplatte-Hauptspeicher benutzt, wogegen das Kennzeichenverzeichnisschema in Notizspeicherhierarchien verwendet wird. Es wäre irgendeine Form von Assoziatiwerzeichnis für alle Speicherhierarchien

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erwünscht, das ist jedoch mit den bisher bekannten Systemen im allgemeinen zu kostspielig.

In einer zweistufigen Hierarchie, in der der Primärspeicher sich in einem nennenswerten Bereich ändern kann, ist es wichtig, daß das Verzeichnis der primären logischen zu den primären physikalischen Seiten voll assoziativ ist, d.h., eine gegebene logische Seite kann in irgendeiner physikalischen Seite im Primärspeicher stehen. Das Verzeichnis des sekundären zum primären Adreßraum muß assoziativ aufgestellt werden. Verzeichnisse, die einen Verzeichnissatz assoziativer sekundärer, logischer Seiten zu primären, logischen Seiten benutzen, jedoch ein vollassoziatives Verzeichnis primärer, logischer Seiten zu physikalischen Seiten brauchen, benötigen wenigstens zwei Zyklen. Ein Zyklus adressiert das Verzeichnis assoziativ, um die reale physikalische Adresse der verlangten Seite zu bekommen und wenn diese Seite vorhanden 1st, braucht man einen zweiten Zyklus, um die endgültigen Daten zu adressieren.

In heutigen Schemata übernehmen große Seitentabellen die volle Adreßübersetzung. Sie sind jedoch sehr langsam und brauchen mehrere Hauptspeicherzyklen. Um das System zu verwirklichen, verwendet man ein kleines schnelles Teilverzeichnis, in dem mehrere (z.B. 8) der zuletzt adressierten Seiten festgehalten werden. Nachfolgende Zugriffe über eine nennenswerte Periode erfolgen zu diesen Seiten, wodurch die Zugriffszeit stark verkürzt wird. Dieses unter verschiedenen Namen, wie übersetzungsunter Stützungspuff er CTLB) bekannte Teilverzeichnis übernimmt jedoch nur eine teilweise übersetzung der Adressen, da es nur über einige Eintragungen verfügt. Da der TLB zuerst

adressiert werden muß, um die eigentliche Speicheradresse zu bekommen, muß er echnell sein, wenn weitere Verzögerungen vermieden werden sollen. Infolgedessen sind TLB's realisiert in kleineil Speichern in Bipolar-Registertechnologie für hohe Geschwindigkeit, aber zu hohen Kosten. Nenn man diesen TLB so vergrößern würde, daß er eine volle übersetzung durchführt, YO 975 05D

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würde er langsam, kostspielig und immer noch einen Zugriff zum TLB für die reale Seitenadresse, sowie einen nachfolgenden Zugriff zum gewünschten Byte dieser Seite erfordern.

In virtuellen Speicherhierarchien müssen drei Grundfunktionen vorgesehen werden, nämlich eine Seitenverzeichnisfunktion, eine Adreßübersetzungsfunktion von der virtuellen zur realen Seitenadresse und ein Seitenaustauschalgorithmus. Der Seitenaus tauschalgorithmus umfaßt die Funktionen der Seitenbenutzungsinformation und der Fortschreibung, sowie die Auswahl einer Seite zum Austausch beim Auftreten einer fehlerhaften Seite.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen hybriden Halbleiterspeicher mit assoziativer Seitenadressierung, Seitenaustausch und Steuerung auf den einzelnen, den Halbleiterspeicher bildenden Speicherchips zu schaffen, der keinen zweiten Zugriffszyklus zur Adressierung von Seitendaten in einer zweistufigen Hierarchie erfordert, der ein vollassoziatives Verzeichnis und eine volle Adressenübersetzung sowie die Überlappung der »irtuellen Adreßdecodierung mit dem Speicherzugriff gestattet und bei großer Flexibilität, kleiner Komplexität und hoher Geschwindigkeit die Erstellung eines virtuellen Systems, der virtuellen Seitenadressierung, der Seitenbenutzungsinformation und ihre Fortschreibung und die Auswahl des Seitenaustausches mit minimaler Schaltungslogik und weniger Speicherzyklen ermöglicht.

Die erfindungsgemäße Lösung ergibt sich insbesondere aus dem Patentanspruch 1. Weitere Lösungen ergeben sich aus den 'Patentansprüchen 2, 3 und 5.

Der Einsatz der assoziativen Logik auf dem Chip für die virtuelle Adressierung bietet eine vollassoziative Übersetzungsfunktion der virtuellen Seitenadresse, wodurch der normalerweise in Notizspeichersystemen erforderliche zweite Zugriffs-YO 975 050

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zyklus umgangen oder die langsame Tabellensuche In Platte-Hauptspeichersystemen vollständig vermieden wird. Außer der virtuellen Seitenadreßfunktion auf dem Chip dienen die Seitenbenutzungsinformation und die Fortschreibefunktion sowie die Seitenauswahl für die Austauschfunktion beim Auftreten eines Seitenfehlers dazu, die normalerweise auf separaten Chips bei einem fest verdrahteten Algorithmus für Notizspeicher oder Tabellen- und Software-Algorithmen in virtuellen Systemen vom Typ Platte-Hauptspeicher erforderliche zusätzliche Hardware sehr klein zu halten, bzw. ganz zu eliminieren. Zusammengefaßt kann man sagen, daß das Hybridsystem auf dem Chip eine große Beweglichkeit sowohl in der Anzahl als auch in der Art der Benutzung der Seitenbenutzungs- und Status/Steuerbits ermöglicht, wodurch das Uberwachungssystern noch Parameter ändern kann, um den gesamten Systembetrieb beim Arbeiten mit Multiprogramming zu optimieren.

Ausführungsbeispiele der Erfindung sind in den beigefügten Zeichnungen dargestellt und werden anschließend näher erklärt.

Es zeigen:

Fig. 1 einen hybriden Halbleiter-Randomspeicher mit

assoziativer Adreßübersetzung und anderen Steuerfunktionen auf dem Chip,

Fig. 2A in einem Funktionsblockdiagramm ein assoziatives Vergleichsregister auf jedem Chip,

Fig. 2B Einzelheiten der assoziativen Bitzelle des in Fig. 2A gezeigten Assoziativregisters, Fig. 3 ein Aesoziativregister auf dem Chip mit dem

virtuellen Adreßübersetzungsregister sowie Registern für die Seitenbenutzung und anderer Steuerfunktionen,

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Fig. 4 die Zusammengehörigkeit der Fign. 4A bis 4E,

Fig. 4A bis 4E im einzelnen den logischen Aufbau eines hybriden Speichersystems und

Fig. 5 in einem logischen Blockdiagramm die Arbeits

weise des Wählers für Mehrfachübereinstimmungen bei der Auswahl einer aus mehreren Übereinstimmungen mit Hilfe eines Kennzeichens pro Seite.

Fig. 1 zeigt einen hybriden Halbleiter-Randomspeicher, der für die assoziative Adreßübersetzung auf einem Chip ausgelegt ist. Das Speichersystem ist mit einem Byte pro Chip und nicht mit einem Bit pro Chip organisiert. Diese Organisation ist zwar [keine Grundvoraussetzung, reduziert aber die Anzahl der erfor- ! derlichen Verbindungen und Verdrahtungsbahnen. Jedes Chip 12 wird durch die CPU 10 über ein Primäradreßregister 14 adressiert, das die realen Wort- und Bitadressen N - und N- speichert, um die Wort- und Bitleitungen aller Chips zu wählen. Die Chip· sind grundsätzlich alle mit der Nummer 12 bezeichnet und können in beliebiger Menge in einem Speicher vorhanden sein. Zum besseren Verständnis des Systems wird ein Beispiel einer typischen Anzahl im laufenden Gebrauch betrachtet. Die CPU 10 enthält Register zum Speichern einer totalen, effektiven, virtuel-i len Adresse N für ein virtuelles Rechnersystem, die bis zu 30

Bits oder größer sein kann und eine logische Adreßkapazität

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von 2 oder mehr als 10 Bytes gestattet. Der eigentliche Hauptspeicher ist typischerweise wesentlich kleiner, beispielsweise 2 oder 1 Megabyte. Somit muß die große virtuelle Speicheradresse in eine reale Hauptspeicheradresse übersetzt werden. Dazu muß aber nur ein Teil der 30 Bits wie folgt übersetzt werden. Typische Seiten sind 4K Bytes groß und benötigen 12 Adreßbits. Diese sind real, mit N bezeichnet und verlangen keine assoziative Übersetzung. Die virtuelle Seitenadresse N , die assoziativ decodiert werden muß, ist somit

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θ Π 9 8 ? 7 I Π (-, ? Ii

ί ^Νν * V*r

; - 30 - 12 - 18

Zur Illustration wird angenommen, daß jedes Chip eine Seite von 4K Bytes (32K Bits/Chip) enthält, und da jede Seite assojziativ decodiert werden muß, muß auch jedes Chip 12 assoziativ !decodiert werden. Das wird wie folgt erreicht. Die realen Adreßbits N werden decodiert als N .. und N ₂ und wählen ein JByte wie normal bei der nichtassoziativen Adressierung. Die !Byteleitungen 16a und 16b sind mit dem Wortdecoder 18a bzw. dem Bitdecoder 18b verbunden. Diese wählen ein Byte von allen |Chips und das richtige Chip wird bestimmt durch ein separates Chip-Einschaltsignal E. Dieses direkte Chip-Einschaltsignal E auf der Leitung 20 eines jeden Chip wird erzeugt durch ein auf dem Chip befindliches Assoziativregister 22. Alle Assoziativregister 22 haben vorher die virtuellen Adreßbits N gespeichert, die jeder Seite (Chip) vom Systemüberwachungsprogramm zugeordnet wurden. Die einer jeden Seite zugeordnete virtuelle Adresse kann sich ändern, wenn die Seiten verändert und ausgetauscht werden. FQr die vorliegende Beschreibung wird ein 18 Bit großes Assoziativregister 22 verwendet. Diese Adressen (N ) ändern sich dynamisch über der Zeit. Wenn eine Anforderung für eine virtuelle Seite, z.B. N , abgegeben wird, werden diese Bits auf der Leitung 24 parallel an alle Chips gegeben. Die Assoziativregister 22 werden alle gleichzeitig von einer Speichersteuerung 32 über die Abfrageleitung 34 abgefragt und nur ein Assoziativregister 22 kann ein Einschaltsignal auf seine Leitung 20 geben. Die Einschaltleitungen 20 sind darstellungsgemäß über ein Kabel 36 mit der Speichersteuerung 32 verbunden. Das ist das gewählte Chip und somit wird die virtuelle Adresse N_y direkt in eine reale Adresse umgewandelt.

In einer Realisierung des Speichers können 2 ■ 1 Million Bytes vorgesehen sein. Mit Seiten von je 4K Byte wären dazu 256 Seiten oder 256 Speicherchips erforderlich. Ein Vorteil

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des erfindungsgemäßen Speichers besteht darin, daß alle Chips identisch sind und für das Verzeichnis keine SpezialChips erforderlich sind. Eine Ausdehnung oder Zusammenziehung der Seitenzahl ist inherent in das System eingebaut, da eine klei- ■ nere Anzahl von Seiten in den werthohen Positionen des Assoziativregisters nur Nullen speichert. Das Decodieren des Assoziativregisters 22 kann mit dem Decodieren der Bitgruppe und der ,

Wortleitungswahl überlappt werden, und zwar alles auf einem ; Chip. j

In Fig. 2A ist in einem Funktionsblockdiagramm das Assoziativ- ι register 22 auf jedem Chip gezeigt. Das zum Vergleich dienende Assoziativregister 22 besteht aus einem virtuellen Chip-Adreßregister 22a zum Speichern der virtuellen Adreßbits des Chips und einem Vergleichsregister 22b zum Vergleichen der virtuellen Adresse im Register 22a mit der abgefragten virtuellen Adresse auf der Leitung 24 vom virtuellen Seitenadreßregister der CPU.

Die Abfragetaktierung kann auf der Abfrageleitung 26 vorgesehen werden, die das Vergleichsregister 22b während der virtuellen Vergleichsadreßzeit über das UND-Glied 28 einschaltet, das die Ausgabe des Vergleichsregisters empfängt. Auf die Leitung 20 wird ein Seitenübereinstimmungs-Einschaltsignal gegeben. Während bisher das Assoziativregister 22 mit seinem Adreßregister 22a für das Speichern und Vergleichen der virtuellen Adresse beschrieben wurde, werden identische Register für die Seitenbenutzungsbit-Register verwendet, die noch zu beschreiben sind.

Jede assoziative Bitzelle eines Assoziativregisters 22 kann aus der in Fig. 2b gezeigten spezifischen FET-Schaltung bestehen, wobei äquivalente Einheiten mit denselben Zahlen bezeichnet sind wie in Fig. 2a. Das heißt, die virtuelle Adresse N wird in dem aus vier FET-Grundflipflops bestehenden Adreßregister 22a gespeichert, das zusammen mit zwei Zugriffstransistoren 22c und 22d zwischen der Bitleitung BO und dem Knotenpunkt A bzw. der Bitleitung B1 und dem Knotenpunkt B den Randomzugriffsj-YO 975 Ö5Ö

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speicherteil bildet. Das assoziative Vergleichsregister 22b j enthalt vier Transistoren Ta, Tb, Tc und Td für die Vergleichs-j funktion, während Ti für eine separate Abfrage sorgt, ähnlich ! wie das in Fig. 2A gezeigte UND-Glied 28. Die Lese/S ehr eibwort-j leitung 30 dient auch als Elnschaltleltung 20, da die beiden Funktionen niemals gleichseitig ausgeführt werden. Die Bitabfrageleitungen BO und B1 sind normalerweise hoch, und zwar auf einer bestimmten Vorspannung + Vb. Eine Hull wird in das Adreßregister 22a durch einen negativen Puls auf BO gespeichert, um das Register in Verbindung mit einem positiven Puls auf der Lese/Schreibwortleitung 3O auf nahe Erdpotential zu bringen. Dadurch wird der Knotenpunkt A auf Erdpotential gebracht, während das Potential des Punktes B hochgehalten wird,

!Eine Eins wird dadurch geschrieben, daß man den Knotenpunkt B1 ^: mit einem negativen Puls in Verbindung mit einem Wortleitungspuls , der den Knotenpunkt B auf Null und den Knotenpunkt A auf eine hohe Spannung setzt, auf Erdpotential bringt. Die Spei-

cherzelle ist für Störimpulse auf der Lese/Schrelbwortleltung \30 so lange unempfindlich, wie beide Bitleitungen auf ihrer normalerweise hohen Vorspannung Vb liegen. Ein assoziativer 'Vergleich oder eine Abfrage werden vorgenommen, indem man Daj ten auf das Bit/Abfragepaar BO und B1 gibt in Kombination mit !einem Abfrageimpuls auf der I-Leitung 26. Externe Daten zur Abfrage haben dieselbe Form wie die für das Schreiben, und ^:zwar stellen BO auf Erde und B1 auf +Vb für den Vergleich eine Null dar und das Gegenteil gilt für eine Eins. Der Abfrageinepuls X läßt einen Kennzeichenstrom in die Lese/Schreibwortleitung 30 fließen, wenn ein Kennzeichen erzeugt wird. In einem aus vielen Zellen bestehenden Register wird offensichtlich das assoziative Vergleichsfeld für eine gegebene Abfrage dadurch bestimmt, welche I-Leitungen gepulst sind. Für eine assoziativ* oben benutzte Zelle ist die Polarität der Zellenvergleichslogik relativ unwichtig. Im Assoziativregister mit vielen Zellen jedoch ist die Polarität der Logik bei der Vereinfachung der Schaltung wichtig. Wenn der Knotenpunkt A mit b und B mit a YO 975 050

verbunden ist, dann erzeugt eine Abfrage "Übereinstimmung gleich" kein Kennzeichen, d.h., ein Kennzeichen bedeutet "keine Übereinstimmung". Die entgegengesetzten Verbindungen, dargestellt in gestrichelten Linien, erzeugen die entgegengesetzte Polarität des Kennzeichens. Die frühere logische Verbindung (ausgezogene Linien) gestattet eine Parallelschaltung aller Zellen des Assoziativregisters mit derselben Kennzeichenleitung, wodurch die Schaltung vereinfacht wird. Wenn mehrere Zellen, wie etwa das virtuelle Adreßfeld, gleichzeitig auf einen "Vergleich gleich" abgefragt werden, dann erzeugen mehrere derartige Zellen, deren Inhalt nicht mit den Eingabedaten übereinstimmt, ein Kennzeichen. Die entgegengesetzte Logik "Übereinstimmung" = "Kennzeichen" würde zu einer sehr schwierigen Abfühlung führen. Wenn beispielsweise in einem Vergleichsfeld mit 30 Bits 29 Bits übereinstimmen und ein Bit nicht übereinstimmt, müßte man das Fehlen eines Kennzeichenstromes von 30 Strömen abfühlen können, eine schwierige Forderung. Die Logik "Kennzeichen = keine Übereinstimmung" vereinfacht dieses Abfühlproblem und wird im vorliegenden System verwendet.

Es wäre zu beachten, daß herkömmliche, separate Verzeichnisse, die voll assoziativ adressiert werden, zur Benutzung bei der Realisierung virtueller Speichersysteme nicht erwünscht sind, weil sie langsam und kostspielig sind. Somit werden satzassoziative Verzeichnisse benutzt, um die Geschwindigkeit zu erhöhen und die Kosten zu senken. Ein Problem bei einem solchen separaten Verzeichnis liegt darin, daß nach Feststellung einer Übereinstimmung eine zweite Abfrage des Übereinstimmungswortes erforderlich ist, um die richtige reale Adresse zu holen. In den vorliegenden Notizspeichersystemen beispielsweise wird das Verzeichnis zuerst angesteuert, um die reale Adresse der virtuellen Seite zu bekommen, die dann eingegeben wird, um den Notizspeicher zu adressieren. Das Speichersystem der vorliegen* den Erfindung vermeidet die Verzögerung durch den zweiten Zugriff, da das Ubereinstimmungsslgnal direkt zur Chipeinschaltung benutzt wird. Im System der vorliegenden Erfindung laufen YO 975 050

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die Adreßsignale N und N gleichzeitig an alle Chips, so daß keine zusätzliche Verzögerung durch die anderweitige Decodierung von N auftritt. Die Decodierung von N ist außerdem mit der Decodierung von N überlappt. Sobald N fertig ist, gibt es ein direktes Chip-Einschaltsignal ohne zusätzliche Verzögerung und ein zweiter, bei den Verzeichnissen bisher üblicher Zugriff ist nicht erforderlich. Ein weiterer Vorteil des vorliegenden Speichersystems gegenüber einem typischen separaten Verzeichnis ist die leichte Ausdehnung und Zusammenziehung der Seitenzahlen. In einem separaten Verzeichnis muß für jede Seite ein volles assoziatives Wort vorgesehen werden. Wenn wir eine Bandbreite von beispielsweise 64 bis 256 Seiten wünschen, muß das Verzeichnis die Höchstzahl von 256 Eintragungen enthalten, von denen viele leer sein können. Bei dem vorliegenden Speichersystem wären nur zwei der 18 virtuellen Adreßbits in den Assoziativregistern leer oder unbenutzt bei einem System mit 64 Seiten, für 128 Seiten wäre ein Bit leer und für 256 Seiten kein Bit.

Wie bereits im Zusammenhang mit Fig. 1 beschrieben wurde, wird durch die Benutzung der Assoziativlogik auf dem Chip für die virtuelle Adressierung eine voll assoziative virtuelle Seitenadreß-übersetzungefunktion mit nur einem kleinen Assoziativspeicher möglich, wodurch der zweite normalerweise in NotIzjspeichersystemen erforderliche Zugriffszyklus umgangen oder die langeame Tabellensuche in Speichersystemen Hauptspeicherplatte vollständig vermieden wird. Das System ist insofern voll assoziativ, als die virtuelle Adresse N gleichzeitig an alle Seiten angelegt wird und die assoziativen Vergleichsoperationen mit allen Adressen direkt auf dem Chip ausgeführt werden.

Außer den Funktionen der virtuellen Adreßübersetzung und des : Seitenverzeichnisses werden in virtuellen Speichersystemen auch die Funktionen der Seitenbenutzungsinformation und -Fortschreibung sowie die Auswahl einer Seite zum Austausch bei einer fehlerhaften oder fehlenden Seite benötigt. Bei bekannten YO 975 050

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Systemen werden diese Funktionen gegenwärtig mit einer besonderen Hardware auf separaten Chips mit festverdrahteten Algorithmen für den Notizspeicher oder mit Tabellen und Softwarealgorithmen für virtuelle Systeme vom Typ Hauptspeicher-Platte übernommen. Diese letzteren beiden Funktionen werden mit logischen Funktionen auf dem Chip zusammen mit der virtuellen Adreßassoziativlogik implementiert, um bestimmte gemeinsame Elemente abzuleiten, was zu einer beträchtlichen Vereinfachung führt. Nach Darstellung in Fig. 1 fordert die CPU in einer typischen Operation eine Seite mit einer virtuellen Seitenadresse aus N -Bits und einer realen ßyteadresse aus N -Bits an.

Die N -Bits können direkt zu allen Seiten (Chips) gehen, um ein Byte zu wählen. Der erforderliche logische Schritt bei der Adreßübersetzung besteht in der Lieferung eines Seiteneinschaltsignales bei Übereinstimmung mit N . Für eine solche Übereinstimmungsanzeige sollten die die Seitenbenutzungsinformation liefernden gespeicherten Bits für die eingeschaltete Seite auf den neuesten Stand fortgeschrieben werden. Wenn ein Seitenfehler auftritt, muß die gespeicherte Seitenbenutzungsinformation wieder mit verschiedenen, vorher angegebenen Prioritätsrangbit$ geprüft und ein Seiteneinschaltsignal bei Übereinstimmung gegeben werden. Das gemeinsame Element in all diesen logischen Schritten ist der Bedarf an einer Seiteneinschaltfunktion, die durch die vorliegende Erfindung über eine gemeinsame assoziative Kennzeichenleitung geliefert wird.

Außer den oben beschriebenen Funktionen der Adreßübersetzung und-Aufzeichnung braucht man in allen virtuellen Speichersystem men auch eine Seitenaustauschfunktion. Während es allgemein bekannt ist, daß überhaupt kein Austausch für alle Probleme die beste Lösung ist, wird in virtuellen Speichersystemen weitgehend der LRU-Algorithmus, d.h. der Algorithmus für die letzte Benutzung, implementiert. Wenn große Seitenzahlen betroffen sind, wird der LRU-Algorithmus jedoch sehr komplex und schwie-

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rig zu implementieren. Daher wird er im allgemeinen nur in Fällen benutzt, in denen eine kleine Seitenanzahl betroffen ist, wie etwa in jedem Satz innerhalb einer Notizspeicherverzeichnisfunktion. Die meisten Austauschalgorithmen stellen somit nur eine Annäherung an den LRU-Algorithmus dar und ersetzen tatsächlich Seiten, die zuletzt nicht benutzt wurden. Solche Algorithmen haben einen wesentlichen Einfluß auf das Gesamttrefferverhältnis und die Systemleistung und werden daher in Software ausgeführt, die Änderungen und eine Feinabstimmung gestattet. Die genaue Natur dieses Algorithmus kann daher nicht in Hardware verriegelt werden, muß aber austauschbar sein. Nach dem System der vorliegenden Erfindung, dargestellt in den Fign. 4A bis 4E, sind solche Wechsel und eine Feinabstimmung möglich.

Alle auf der Seitenbenutzung basierenden Algorithmen müssen Informationen über die Benutzung speichern. Die beiden möglichen Benutzungsarten einer Seite sind "Datenlesen" oder "Datenschreiben (verändern)". Wenn eine Seite verändert wurde, ist sie im allgemeinen weniger für einen Austausch wählbar als eine nicht veränderte Seite. Das ergibt sich aus der Tatsache, daß eine veränderte Seite nicht einfach innerhalb des Hauptspeichers gelöscht werden kann, sondern erst aitf die Platte zurückgeschrieben werden muß. Das ist ein zeitaufwendiger Prozeß, der soweit wie möglich zu vermeiden ist. Eine nur angezogene (gelesene), aber nicht veränderte Seite ist eher für einen Austausch wählbar. Von dem System nach der vorliegenden Erfindung werden zwei Teile der Benutzungsinformation verwendet, und zwar ein Referenzbit £ und ein Modifizierbit jn, dargestellt in Fig. 3, die in den Assoziativregistern 40 auf jedem Chip gespeichert werden. Die Register 40 bestehen im wesentlichen aus mehreren dem in den Fign. 1 sowie 2A und 2B gezeigten Register 22 identischen Registern. Insbesondere umfassen die Register 40 zusätzlich zu dem Bitregister 40a für das virtuelle Adreßbit N_v noch ein Register 40b für das Referenzbit r, ein Register 40c für das Modifizierbit m und Register für andere Steuerbits. Das Referenzbit zeigt an, ob

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eine Seite während einer bestimmten Zeit oder eines Abtastintervalles benutzt wurde. Im Register 4Oe wird mit einem u-Bit die Anzahl von Abtastintervallen angegeben, in denen diese Seite nicht angezogen wurde. Zusätzlich zu den Bits r, m und u können weitere Steuerbits eingeschlossen werden, wie etwa Verriegelungsbits L, die im Register 4Od gespeichert sind und den Zugriff zu oder die Teilung von Seiten usw. steuern.. Diese Bits werden ähnlich abgefragt, wie es für die virtuellen Adreßbits in den Fign. 1 sowie 2A und 2B beschrieben wurde, und sie teilen die gemeinsame Kennzeichenleitung 42, dargestellt in Fig. 3. Ein assoziatives Vergleichsregister 22, das in den Fign. 2A und 2B gezeigt ist, dient somit als Steuerbitregister zum Speichern und Abfragen der Steuerbits £, m und u in derselben Art, die für die virtuellen Adreßbits beschrieben wurde,

In Fig. 3 ist gezeigt, wie die separaten Abfrageeingänge II, Ir, Im und Iu die assoziative Maske oder das Vergleichsfeld liefern. Alle auf den Dateneingangsleitungen 44a, b, α und e vorhandenen Daten werden mit vorher im Register gespeicherten Daten nur über dem Feld verglichen, das einen Abfrageeingang I hat. In einer verwendeten Implementierung erzeugt ein Signal "Übereinstimmung gleich" kein Kennzeichen, so daß ein Kennzeichensignal auf der Leitung 42 keine Übereinstimmung anzeigt.. Diese logische Struktur gestattet es, die Kennzeichenleitungen aller Zellen parallel zu legen, wodurch die Hardware stark vereinfacht wird. Diese Kennzeichenleitung 42 ersetzt jetzt die gewöhnliche Chipeinschaltleitung in typischen integrierten Schaltkreisspeichern. Diese Kennzeicheneinschaltung oder Chipeinschaltung wird für die Adreßübersetzung, die Seitenbenutzungsfortschreibung und die Seitenaustauschwahl benutzt.

Die laufenden Austauschalgorithmen benutzen ein festes Abtastintervall und einen Vorrat austauschbarer Seiten, von denen einige zurückgerufen werden können, bevor sie auf die Platte ausgeleitet werden. Eine periodische Abtastung und ein Vorrat werden gebraucht, weil es schwierig ist, zum Zeitpunkt des

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Ausfalles einer Seite nach einer austauschbaren Seite zu suchen. In der Hybridanlage nach der vorliegenden B-'rfindung erfolgt die Fortschreibung des r und m Bit automatisch und gleichzeitig mit der Adressierung einer Seite. Wenn ein Seitenfehler auftritt, wird außerdem eine Seite zum Austausch durch eine oder mehrere assoziative Abfragen der Benutzungsbits gewählt. Das Prioritätsschema für den Austausch wird durch die Speichersteuerung festgelegt und im Zusammenhang mit den Fign. 4A bis 4E dargestellt und beschrieben, die die Mikroprogrammsteuerung benutzen und verschiedene Prioritätsschemata zulassen kann. Die r-Bits und die historischen u-Bits auf allen Seiten werden zu diesem Zeitpunkt automatisch fortgeschrieben, während eine Seite geleitet wird. Das m-Bit wird nur zurückgeste"¹"¹^, venr eine modifizierte Seite auf die Platte zurückgeleitet wurde.

Die Fign. 4A bis 4E zeigen, wie ein gemeinsamer Seitenaustauschalgorithmus, wie er in einem virtuellen Speicherbetriebssystem verwendet wird, auf einem Hybridchip nach der vorliegenden Erfindung implementiert wird. Hier wird von einem vollassoziativen Seitenadressier-, Austausch- und Steuersystem auf dem Chip mit einem Austauschalgorithmus die Wählbarkeit einer Seite zum Austausch beim Auftreten eines Fehlers bestimmt. Das in Fig. 4 gezeigte Ausf Uhrungebeispiel zeigt im einzelnen die logischen Funktionen während des Speicherzugriffs, wobei jedes Chip einer virtuellen Seite gleichgesetzt ist. Die CPU erzeugt die gesamte logische Speicheradresse N +N bei 52 und die Operation 54 (Lesen oder Schreiben (R/H)), wobei R und H separat über die Leitungen 56 und 58 wie gewöhnlich zu jedem Chip laufen, um die richtige Operation einzuleiten. Das ist dargestellt als Teil der alten oder herkömmlichen Funktionen in dem gestrichelt dargestellten Block 60. Die virtuelle Adresse Ν_γ geht auf der Leitung 44a zu den Adreßteilen aller Chip-Assozia- tivregister 40a, N auf den Leitungen 62a und 62b zu allen Chips. Das R/W-Signal auf den Leitungen 56 und 58 wird im ODER- Glied 64 verknüpft, an eine Speichersteuerung 66 geleitet, die YO 975 050

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zur entsprechenden Zeit über die R/W-Schnittstelle 68 ein Abfrage-Adreßsignal 11 erzeugt, das an alle Chips geht, wo es im UND-Glied 70 mit dem assoziativen Registerkennzeichen auf der Leitung 42 (nach Inversion im Inverter 72) verknüpft wird zur Erzeugung des Signales "Eingeschaltet beim Lesen/ Schreiben" auf Leitung 74. Wenn angenommen wird, daß eine Seite eingeschaltet ist, müßten die Bits £ und/oder m fortgeschrieben werden. Das Signal "Seite eingeschaltet beim Lesen/ Schreiben", E auf der Leitung 74 dient als Eingang zum

KW

r-Steuerbitregister 40b und wird im UND-Glied 76 mit dem modifizierten W-Signal auf Leitung 58 vom herkömmlichen Teil 60 des Chip verknüpft zu einem Eingangssignal auf der Leitung 78 zum m-Bitregister 40c. Die assoziative Kennzeichenleitung 42 wird dann gepulst, nachdem die richtigen Daten r und m zur Verfugung stehen, um diese Bits des gewählten Seitenregisters zu setzen. Dieser Wortpuls kann gleichzeitig auf der Kennzeichenleitung 42 durch einen Seitendecodierer 80 in der Speichersteuerung 66 geliefert oder auf dem Chip erzeugt werden. Diese Funktionen sind alle mit dem Lesen oder Schreiben von Daten in den Speicher 82 überlappt. In der Speichersteuerung 66 werden die Kennzeichensignale Fl bis Fn von allen n-Seiten auf eine Seiteneinschaltung in einem Mehrfach-Ubereinstinunungsdetektor 84 geprüft. Der Mehrfach-Ubereinstimmungsdetektor 84 besteht aus konventionellen Vergleichsschaltungen. Wenn eine Seite eingeschaltet ist, wird das so erzeugte E -Signal auf der Leitung 86 im UND-Glied 88 mit dem R/W-Signal von der R/W-Schnittstelle 68 zu einem Fortsetzungssignal an die CPU verknüpft, dargestellt an der Leitung 90. Wenn ein Signal "keine Seite eingeschaltet" E auf der Leitung 92 vom Mehrfach-Ubereinstimmungsdetektor 84 kommt, tritt ein Seitenfehler auf, E wird im UND-Glied 94 mit P/W verknüpft, um durch ein Signal auf der Leitung 96 einen Ssitenfehler beim Lesen/Schreiben anzuzeigen, E , und dadurch weitere Anforderungen der CPU aus-

KW

zusperren. Mit demm Signal E auf der Leitung 96 werden auch die logischen Funktionen des Austauschalgorithmus im Seitenaustausch-Algorithmusteil 98 der Speichersteuerung 66

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eingeleitet. Seitenaustauschalgorithmen, ihre logische Operation und die Hardware innerhalb einer Speichersteuerung sind hinreichend bekannt und werden daher nicht näher beschrieben.

Eine oder wenn nötig auch mehrere sequentielle Prüfungen werden von der Speichersteuerung 66 assoziativ auf den Steuerbits r, m und u durchgeführt. Zuerst werden alle Assoziativregister gleichzeitig auf r=O (nicht angezogen), m=O (nicht verändert) und u=1 (nicht angezogen im vorhergehenden Intervall) abgefragt. Dazu werden die Abfragesignale Ir, Im, Iu von der Speichersteuerung 66 für jedes dieser drei Bits in den entsprechenden Chipregistent 40b, 4Oc und 4Oe und die Vergleichsdaten r_, m. u auf den Leitungen 44b _t c und e gebraucht. Ein Prüfsignal T wird außerdem auf der Leitung TOO vom Seitenaustauschalgorithmusteil 98 erzeugt, um den Mehrfach-Ubereinstimmungswähler im Mehrfach-Übereinstimmungsdetektor 84 zu aktivieren und über das UND-Glied 102 die Bits r , nt und u erhöhen und

c' c c

weiterprüfen zu können, wenn sich bei der ersten Prüfung keine Übereinstimmung für r=O, m=O, u=1 ergibt. Nimmt man an, daß keine Übereinstimmung auftritt, so können weitere Prüfungen nach folgendem Prioritätsschema durchgeführt werden:

u«O

m=0 u^ei usw., bis schließlich m=1

Während der Prüfung kann eine Mehrfach-übereinstimmung auftreten, d.h., mehr als eine Seite kann ein Übereinstimmungskennzeichen für die von der Speichersteuerung 66 gelieferten Steuer bitkriterien abgeben. Der Mehrfach-Übereinstimmungsdetektor wählt eine dieser Seiten. Die hierfür erforderliche Schaltung ist relativ einfach und im Zusammenhang mit Fig. 5 beschrieben. Diese Seite wird durch die neue Seite ersetzt. Zwei logische Funktionen müssen dazu ausgeführt werden; zuerst muß die gewählte Seite eingeschaltet werden, d.h., ein Einschaltsignal YO 975 050

u η ο <·■ -.' '//fii '.Ii

E auf der Chipleitung 104 vom ODER-Glied 106 muß eingeschaltet werden, damit hinterher die alte Seite ausgelesen werden kann, wenn m=1 ist und die neue Seite eingeschrieben werden kann. Als zweites muß in das Assoziativregister 40a der neue Wert für N eingetragen werden und £, m und u müssen zurückgestellt werden. Das Einschalten von einem E auf dem gewähl-

ten Chip kann auf verschiedene Weise erfolgen. Ein einfaches Verfahren besteht in der Trennung der Leitungen E .. bis E vom Mehrfach-Ubereinstimmungsdetektor 84 zu jeder Seite. Nur eine dieser Leitungen wird erregt und kann als direkte Schaltung der E ..-Verriegelung 108 benutzt werden.

Eine andere Einschaltmöglichkeit für E auf der Leitung 104 besteht in der Benutzung der Kennzeichenleitungen selbst für die Zwei-Weg-Kommunikation. Nachdem vom Mehrfach-Ubereinstimmungsdetektor 84 am Anfang alle Kennzeichenimpulse empfangen wurden, kann die gewählte Leitung in Verbindung mit einem I.Impuls gepulst werden zum Einschalten der E ..-Verriegelung 108. Zu diesem Zeitpunkt soll die E -Chipwahl verriegelt werden, weil eine Serie von Operationen erforderlich wird, nämlich das Lesen der Seite, das Schreiben der Seite und das Rückstellen der Register für £, m und u.

In der Zwischenzeit hat innerhalb der Speichersteuerung 66 ^l der Mehrfach-Ubereinstimmungsdetektor 84 ein Seiteneinschaltsignal E auf der Leitung 86 erzeugt, das im UND-Glied 110 mit dem Prüfsignal T auf der Leitung 100 verknüpft wird, um den Seitenausleitzyklus einzuleiten. Diese herkömmliche Operation ist durch den Seitenausleitblock 112 der Speichersteuerung 66 dargestellt. ι

Der Seitenfehler und die anschließende Prüfung der Steuerbits bezeichnen das Ende des Abtastintervalles. Alle Bits £ und u auf allen nicht gewählten Seiten müssen jetzt als Teil der Seitenbenutzungshistorie fortgeschrieben werden. Das kann mit dem Seitenausleitzyklus im Speichersteuerteil 112 überlappt

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oder bis zu einen späteren Zeitpunkt verzögert werden. Das Fortschreiben erfolgt nach folgender Logik. Wenn r=O ist, wird u=1 gesetzt und r bleibt unverändert. In mehreren u-Systeinen wird u um 1 erhöht. Wenn r=1 ist, setzt man u=O und r=0. Auf allen Chips, einschließlieh des eingeschalteten, wird das r-Bit natürlich ausgeschaltet. Auf der eingeschalteten Seite muß u auf 1 gesetzt werden und £ und m müssen auf O gesetzt werden, während alle anderen Seiten der vorherigen Logik folgen. Die Ausgabe der E ..-Verriegelung 108 wird auf die Leitung 114 gegeben als Eingang zu den Bitleitungen der Register 40b, c und e für die Bits r, ro bzw. u. Der Eingang kann direkt an die m-Bits angelegt werden, da sie nur auf 0 gesetzt werden, wenn eine Seite ausgeleitet wird. Auf einer Seite kann u jedoch bei einem Abtastzyklus auf 1 oder O gesetzt werden, während £ auf allen Seiten zur Abtastzeit auf 0 gesetzt wird, und somit (nüssen diese Bits in den ODER-Gliedern 116 bzw. 118 verknüpft werden. Die zusätzlichen u-Eingänge resultieren aus einer Prüfung des r-Bit. Das r-Bit wird mit einem I Abfragesignal geprüft und z.B. r = 1 vom Seltenaustausch-Algorithmusteil 98 an alle Chips. Das assoziative Kennzeichen auf der Leitung 42 wird durch den Inverter 120 invertiert und im UND-Glied 122 mit I_r verknüpft zum Einschalten einer Abtastverriegelung 124. ber Ausgang der Abtastverriegelung dient als Eingang zum Register 40e für das u-Bit. Wenn eine Übereinstimmung erzielt wurde für z.B. £ β 1, dann sind die Signale auf den Verriegelungsausgängen u«0 und ΰ « 1. Wenn keine Übereinstimmung erzielt " c c ^J

yrurde, sind sie umgekehrt. Alle richtigen Eingangsdaten stehen Jetzt an den Steuerbits sowohl der eingeschalteten als auch ler nicht gewählten Seiten zur Verfügung, so daß ein Impuls "Assoziativregister schreiben", W*»«/ an alle Chips vom Seiteniecodierer 80 angelegt wird, um diese neuen Werte einzusetzen. Vuf der eingeschalteten Seite werden £ und m auf 0 gesetzt und ι auf 1 durch die E_fl ^-Verriegelung 108. Auf den nicht gewählten Seiten wird r auf 0 gesetzt durch das invertierte Signal E_g1, fahrend u durch die Ausgabe der Abtastverriegelung 124 eingeschaltet wird. Auf dem eingeschalteten Chip ist die Abtastver- YO 97!Γ05Ο

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riegelung 124 abgeschaltet durch das Gerät 126, invertierter E_c-Eingang zum UND-Glied 122 vor der Abtastverriegelung 124. Die Abtastverriegelung 124 kann hinterher bei 130 wieder zurückgestellt werden, entweder durch die I -Abfrageleitung oder ein ODER-verknüpftes Signal auf der R/W-Leitung. Ein Einschalten der Abtastverriegelung 124 bei der Prüfung zum Auffinden einer austauschbaren Seite kann durch eine einfache Negationseingabe von Ir, Im und Iu bei 132 verhindert werden. Der neue Wert von N von der CPU kann separat eingegeben werden durch Abgabe eines Wortimpulses W an das eingeschaltete Chip über den Seitendecodierer 80 in der Speichersteuerung über diesen Decodierer 80 wird das System auch initialisiert, wenn Seiten zuerst geladen werden.

Nachdem die neue Seite ganz in den Primärspeicher eingegeben ist, wird die E .-Verriegelung 108 durch einen Puls E auf der Leitung 134 zurückgestellt und der Speicher steht für nachfolgende Referenzen zur Verfügung. Abfrage und Rückstellung der Steuerbits werden bestimmt durch die Speichersteuerung 66. Die Verwendung eines programmierbaren Mikrosteuerspeichers würde eine Veränderung des Austauschalgorithmus beispielsweise durch ein Uberwachungsprogramm und damit die Optimierung und Feinabstimmung gestatten. Bei Bedarf können weitere Steuerbits eingeschlossen werden. Das Hybridschema auf dem Chip nach der vorliegenden Erfindung gibt Beweglichkeit sowohl im Ausmaß als auch der Art der Seitenbenutzung und der Status/Steuerbits. Gleichzeitig werden viele gegenwärtig in Software implementierte Funktionen direkt in Hardware implementiert, wodurch nicht nur das bereits überlastete Systemprogramm entlastet, sondern jauch die Geschwindigkeit erhöht wird.

In einem Speicher mit Wort- und Bitdecodierer auf dem Chip muß die eigentliche Nr-Decodierung zuerst unmittelbar vor der Chipleinschaltung erfolgen, um eine falsche Adreßwahl zu verhindern. JDas in Fig. 4 gezeigte Hybridchip 50n verwendet für solche Zwecke einen verzögerten Chipwahlgenerator 136. Die assoziative! YO 975 050

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Adreßdecodierung kann in einem solchen Chipwahlgenerator erfolgen und dadurch sonst sequentielle Funktionen weiter überlappen. In diesem Fall ist die gesamte eigentliche Decodierung abgeschlossen, bevor der assoziative Chip-Einschaltimpuls E auf der gewählten Seite aktiv wird. Der Chipwahlgenerator liegt auf demselben Chip dicht neben dem zugehörigen Speicher 82 zur richtigen Verfolgung der FET-Konstruktionsparameter. Die Benutzung der Assoziativregister auf dem Chip nach der vorliegenden Erfindung ermöglicht das auf natürliche Weise. Wie bereits oben beschrieben wurde, werden die realen Byteadressen Nr₁ und Nr₂ zum Decodieren auf den Leitungen 62a bzw. 62b der Wort- und Bitleitungen aller Chips auf herkömmliche Art verwendet mit einem realen Wortdecodierer 138 und einem Bit/ Abfrageleitungsdecodierer 140. Die CPU-Leseleitung 56 ist mit Abfrageverstärkern 142 auf dem Chip verbunden, die Daten an die CPU liefern. Die CPU-Sehreibleitung ist mit Schreibverstärkern 144 verbunden, die Daten von der CPU empfangen und sie in den Speicher 82 über Bit-Abfrageleitungsschalter 146 eingeben.

Es wurde also gezeigt, wie die Seitenstatus- und Steuerbits im Gesamt-Assoziativregister beibehalten, abgefragt, fortgeschrieben, gelöscht usw. werden können, und zwar im wesentlichen genauso wie die virtuelle assoziative Adressierung. Die für das Register auf dem Chip erforderlichen virtuellen Speicherfunktionen können durch ein Kennzeichnebit F gesteuert werden, das mit allen Registerzellen parallel so verbunden ist, daß die assoziativen Zellen relativ einfach sind und nur sehr wenig Aufwand und minimale Leitungsverbindungen erfordern. In dem vollassoziativen Register auf dem Chip wird die voll assoziative Adresse des virtuellen Seitenadreßregisters 40a auf jedem Chip verglichen mit allen N_v»Adreßbits und ein Einschaltkennzeichensignal auf die Leitung 42 gegeben, um ein bestimmtes übereinstimmendes Chip zum Lesen oder Schreiben einzuschalten.

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Für Seitenaustauschalgorithmen liefern die Register auf dem Chip einen Vergleich der Bits £, m und u und wählen eine Seite der resultierenden Mehrfach-Ubereinstimmungen aus. Die virtuelle Adresse wird in das Register 40a geschrieben, so daß eine neue Seite eingegeben wird, und bleibt fixiert, bis eine andere Seite sie ersetzt. Die virtuellen Adressen aller Seiten werden assoziativ abgefragt, sobald eine virtuelle Adreßübersetzung erforderlich ist. Nach einer solchen Referenz muß die in den Bits r und m enthaltene Seitenbenutzungsinformation geprüft und entsprechend für die angezogene Seite modifiziert werden. Wenn eine Seite eingeschaltet ist, wird das r-Steuerbit auf 1 gesetzt, während das verlangte Byte vom Chip kommt. Wenn die Seite zum Schreiben angezogen wurde, werden die Bits m und r auf 1 gesetzt. Das u-Bit wird nur bei einem Seitenfehler fortgeschrieben. Wenn keine Seite eingeschaltet ist, tritt ein Seitenfehler auf, und dann muß eine Seite aus dem Primärspeicher herausgenommen und die verlangte Seite eingeleitet werden. Der Seitenfehler wird durch den Mehrfach-Übereinstimmungsdetektor 84 erkannt.

Eine Abtastperiode tritt auf, sobald ein assoziativer Vergleich über N -Bits aller Seiten keine Übereinstimmung bringt, d.h., kein Kennzeichen, und so einen Seitenfehler im Mehrfach-Übereinstimmungsdetektor 84 anzeigt zur Einleitung der Abtastope- | ration.

Da jede gegebene Abtastung zu vielen Seiten führen kann, die ' die Kriterien der Steuer- oder Benutzungsbits für die Übereinstimmung erfüllen, d.h. eine Mehrfach-Übereinstimmung erzeugen,! enthält der Mehrfach-Übereinstimmungsdetektor 84 einen Wahl- j teil, der in Fig. 5 gezeigt ist, um nur eine Seite auf dem Chip: logisch zu wählen. Das erfolgt durch Signale auf den Chip- ; Einschaltkennzeichenleitungen F aus den Assoziativregistern 148 a bis n. Hier ist das erste Assoziativregister 148a der Seite 1 über seine Kennzeichenleitung F1 mit einem Inverter 150a zur Lieferung eines invertierten Kennzeichensignales F.. YO 975 050

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verbunden. Die Ausgabe oder F^-Leitung vom Inverter 150a ist verbunden mit einem UND-Glied 152a zusammen mit der Kennzeichenleitung F₂ aus dem Assoziativregister 148b der Seite 2. Ein ODER-Glied 154a ist mit beiden Kennzeichenleitungen F. und F₂ verbunden. In ähnlicher Weise ist ein ODER-Glied 154b angeschlossen zum Empfang der Ausgabe des ODER-Gliedes 154a und der Kennzeichenleitung F . Die Ausgabe des ODER-Gliedes 154a wird durch den Inverter 15Ob invertiert und das invertierte Signal mit dem F~-Ausgang des Assoziativregisters 148c der Seite 3 an ein UND-Glied 152b angelegt. Der Ausgang des UND-Gliedes 152a ist als einschaltender Eingang E₂ zur Seite 2, der Ausgang des UND-Gliedes 152b als einschaltender Eingang E_₃ zur Seite 3 usw. geführt. Diese Serienschaltung der Assoziativregister einer jeden Seite geht durch jede Seite weiter. Das letzte ODER-Glied 154n liefert eine Ausgabe auf die Leitung 156, die die Gesamtkennzeichenbedingung anzeigt und auch anzeigt, ob eine Seite eingeschaltet wurde. Diese Leitung 156 !gleicht den Leitungen 86 und 92 aus dem Mehrfach-übereinstimßmngsdetektor 84 in Fig. 4B.

Auf diese Weise sind alle Seiten auf einem Chip physikalisch bo geordnet, daß die erste, eine Obereinstimmung erzeugende Seite gewählt wird. Wenn die Seite 1 z.B. zur Abtastzeit eine Übereinstimmung liefert, wird mit ihrem Einschaltkennzeichen

₍₁ diese Seite für den Austausch gewählt. Wenn die Seite 1 ceine Übereinstimmung erzeugt und angenommen wird, daß das das Kennzeichen F.."O bedeutet, dann wird dieses Kennzeichen idurch ein einfaches NOR-Glied 15Oa invertiert und dessen Ausgang im UND-Glied 152a mit dem Kennzeichen der Seite 2 verknüpft. Die Ausgabe des UND-Gliedes 152a ist das Einschaltsignal E₂ der Seite 2. In gleicher Weise wird die Ausgabe des ODER-Gliedes 154a bei 15Ob invertiert und im UND-Glied 152b nit dem Kennzeichen der Seite 3 verknüpft usw. Im obigen Fall erzeugt das invertierte Kennzeichen der Seite 1 jetzt eine 1. Wenn die Seite 2 eine Übereinstimmung erzeugt, ist das Ein-Lchaltsignal E_-2 eine 1 und dadurch wird die Seite 2 für den YO 975 O5O ~

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Austausch gewählt. Wenn die Seite 2 keine Übereinstimmung erzeugt, ist ihr Kennzeichen O und es ergibt sich E ₂ ⁼⁰· ^Der Wahlprozeß läuft logisch so durch alle seriellen Kennzeichenverbindungen weiter, die Verzögerung ist nur so groß wie diejenige des seriellen Inverters und der ODER- und UND-Glieder. Es wird jeweils nur eine einzige Seite für den Austausch und dadurch eine Seite auf einem Chip gewählt. In einem großen Speicher mit mehreren Chips können dieselben logischen Verbindungen zwischen den Chips zum Wählen einer Seite aus einer Übereinstimmung auf mehreren Chips verwendet werden.

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Claims

PATE N TANSP Rg CHE

Hybrider Halbleiterspeicher rait assoziativer Seitenadressierung, Seitenauetausch und Steuerung auf dem Chip zum Einsatz in Speicherhierarchien unter Verwendung eines vollassoziativen Verzeichnisses und einer vollassoziativen Adreßübersetzung, dadurch gekennzeichnet, daß jedes der den Speicher bildenden Halbleiterchips außer den Speicherzellen wenigstens eine assoziative Schaltung einschließlich eines virtuellen Seitenadreßregisters zum Speichern der virtuellen Adreßbits, die jeder auf einem oder mehreren Chips stehenden Seiten zugeordnet sind, angeordnet sind, die mit einem virtuellen Seitenadreßregister und einem realen Adreßregister des die Speicherhierarchie enthaltenden Rechnersystems verbunden sind.
2. Hybrider Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß In der Seitenanforderungseinrichtung des den Hybridspeicher enthaltenden Rechnersystems Schaltungsanordnungen zur Abgaben von virtuellen Seitenadreßabfragen vom virtuellen Seitenadreßregister an jedes Speicherchip zum Vergleich mit der im virtuellen Seitenregister gespeicherten Adresse angeordnet sind, und daß bei Obereinstimmen der virtuellen Seitenadresse das Lesen und/oder Schreiben von Daten im ausgewählten Chip an den durch das reale Adreßregister adressierten Plätzen erfolgt.
3. Hybrider Halbleiterspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß auf jedem Speicherchip ein Seitenbenutzungs-Informationsregister, ein Seitenfortschreibungsregister und Steuerregister zum Speichern von; Seitendaten angeordnet sind, mit denen die Auswählbarkeit einer Seite zum Austausch bestimmt wird, wenn ein Seitenfehler erkannt wird.

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ORtQtNAL INSPECTED
4. Hybrider Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß auf jedem Speicherchip eine Kennzeichenleitung vorhanden ist, die eine Adresse für das System dahingehend liefert, daß eine Seite eingeschaltet wurde, und daß bei keiner Übereinstimmung der virtuellen Seitenadresse mit einem der Chips ein Seitenfehler erkannt wird, wodurch ein Abtaster startet, der die Seitenbenutzungs- und Steuerbits in den Registern auf jedem Speicherchip abfragt.
5. Hybrider Halbleiterspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß jedes Speicherchip von dem den Hybridspeicher enthaltenden Rechnersystem über ein Primäradreßregister adressiert wird, das die realen Wort- und Bitadressen speichert und die Wort- und Bitleitungen aller Speicherchips auswählt, daß jedes Halbleiterchip eine Seite einer bestimmten Größe (z.B. 4K Bytes) speichert, daß jedes Speicherchip assoziativ decodiert wird, indem die realen Adreßbits decodiert werden und ein Byte wie bei der nichtassoziativen Adressierung auswählen, daß Byteleitungen (16a und 16b) mit dem Wort- bzw. Bitdecodierer verbunden sind, die ein Byte von allen Speicherchips auswählen und das richtige Speicherchip durch ein separates Chip-Einschaltsignal (E) bestimmen, das seinerseits auf einer Leitung (20) eines jeden Halbleiterspeicherchips erzeugt wird, die mit einem auf jedem Speicherchip befindlichen Assoziativregister (22) verbunden ist, das die virtuellen Adreßbits speichert, die jedem Speicherchip (Seite) vom Systemüberwachungsprogramm zugeordnet wur-

! den.
6. Hybrider Halbleiterspeicher nach den Ansprüchen 1 bis

; 5, dadurch gekennzeichnet, daß das Assoziativregister aus einem virtuellen Chip-Adreßregister zum Speichern i

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der virtuellen Adreßbits des Speicherchips und einem Vergleichsregister zum Vergleichen der virtuellen Adresse im Adreßregister mit der abgefragten virtuellen Adresse auf einer Leitung (24) vom virtuellen Seitenadreßregister des umgebenden Rechnersystems besteht.
7. Hybrider Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß in Assoziativregistern (40) auf jedem Speicherchip zwei Teile der Benutzungsinformation, nämlich ein Referenz- und ein Modifizierbit gespeichert sind.

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