DE2364785A1

DE2364785A1 - Integrierter halbleiterspeicher mit defekten speicherzellen

Info

Publication number: DE2364785A1
Application number: DE2364785A
Authority: DE
Inventors: Robert Francis Boehm
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-12-29
Filing date: 1973-12-27
Publication date: 1974-07-18
Also published as: NL7317756A; BR7309768D0; FR2212601A1; IT1001138B; US3845476A; JPS4998938A; CA1005575A; BE808649A; DE2364785C3; DE2364785B2; JPS5524199B2; FR2212601B1; GB1455716A

Description

Böblingen, 20. Dezember 1973 ru-fr

Anmelderin: ■ International Business Machines

Corporation. Armonk, N.Y. 10504

Amtl. Aktenzeichen; Neuanmeldung tOÖ4 /öO

Aktenzeichen der Anmelderin: FI 972 049

IntegrierterHalbleiterspeicher mit defekten Speicherzellen

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Speicherzellen,- die während des Herstellungsvorgangs des Speichers vor dem Einbau in den Speicher geprüft und sortiert werden, so daß die Bereiche oder Sektoren bekannt sind, in denen defekte Speicherzellen auftreten.

Bei Matrixspeichern mit Magnetkernen hat man die schadhaften Speicherzellen dadurch zu ersetzen versucht, daß von vornherein bei der Herstellung mehrere Leitungen, d.h. Speicherzellen, vorgesehen waren, als eigentlich für die erforderliche Speicherkapazität benötigt wurden. Tritt nun an einer Stelle in einer Wortleitung oder Bitleitung ein Fehler auf, dann wird die gesamte Wortleitung oder Bitleitung, in der der Fehler auftritt, unwirksam gemacht und. durch zwisehen den Decodern und der Speichermatrix liegende Schalter eine der redundanten Leitungen an deren Stelle angesteuert. Diese Art der Kompensation von schadhaften Speicherzellen hat jsdoch den Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den Preis des Speichers wesentlich erhöhen. Auch hat es sich gezeigt, daß eine derartige Kompensation von schadhaften Speicherstellen bei Halbleiterspeichern nicht eingesetzt werden kann- da bei der Herstellung von Halbleiterspeichern eine wesentlich größere Fehlerrate

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innerhalb eines Speicherplättchens auftritt als bei Ferritkern-. speichern.

So wurde ein Verfahren zur Kompensation von schadhaften Speichersteilen vorgeschlagen, das dadurch charakterisiert ist,- daß die Speicherplättchen in willkürliche Quadranten bzw. Sektoren unterteilt werden, daß die Speicherplättchen dann so zueinander auf einer Schaltkarte angeordnet werden, daß alle Schaltkarten in bezug auf die Teile oder Abschnitte identisch sind, die fehlerhafte Speicherzellen enthalten, und daß durch eine Transformationsschaltung die Adressen so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen angeordnet sind, in denen die fehlerhaften Bitpositionen in höhere Adreßstellen transformiert werden. Aus den teilweise defekten Speicherplättchen werden 3/4 ₍. 1/2, 1/4 oder anders teilweise genutzte Speicher mit zugehörigem Ädreßpuffer Speicher aufgebaut, deren Speicherzellen-Adressen über.den zugehörigen Ädreßpufferspeicher so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen nach außen wirksam werden.

Diese Schaltungsanordnung hat zwar den Vorteil, daß mit Fehlern behaftete Speicherplättchen verwendet werden können, sie hat jedoch den Nachteil _t daß aus den fehlerhaften Speicherplättchen nur 3/4, 1/2 oder anders geteilte Speicher aufgebaut werden können oder daß solche teilweise funktionierenden Speicher dann mit einigem fertigungstechnischen Aufwand zu ganzen Speichern erst zusammengesetzt werden müssen.

Durch die amerikanische Patentschrift 3 222 653 ist eine weitere Schaltungsanordnung zur Kompensation schadhafter Speicherzellen bekanntgeworden, die die durch ein zusätzliches Fehlermarkierungsbit gekennzeichneten Speicherzellen innerhalb eines Speichers über ein Steuernetzwerk automatisch ersetzt. VTird beim Speicher anruf z.B. eine schadhafte Speicherzelle angesteuert,-

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dann wird über eine Vergleichschaltung bewirkt, daß eine Alternativadresse, die eine freie, nicht schadhafte Speicherzelle bezeichnet, automatisch angesteuert wird.. Diese. Schaltungsanordnung zum automatischen Ersatz einer schadhaften Speicherzelle hat jedoch den Nachteil, daß ein sehr hoher Aufwand an Schaltmitteln und Zeit benötigt wird, um eine schadhafte Bitstelle zu ersetzen.

Weiterhin ist durch die deutsche Offenlegungsschrift 1 901 806 eine Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in monolithischen Speichern bekanntgeworden, die mit einem dem Hauptspeicher zugeordneten Fehlerkorrekturspeicher arbeitet und dadurch gekennzeichnet ist, daß der Fehlerkorrekturspeicher in etwa* dasselbe Verhältnis von schadhaften Speicherstellen zu nicht schadhaften Speicherstellen aufweist wie der Hauptspeicher, und daß im Fehlerkorrekturspeicher sowohl die schadhafte Speistelle des Hauptspeichers als auch eine korrigierte Bitinformation gespeichert sein kann., und daß Zugriffsschaltungen vorhanden sind, die auf den Hauptspeicher und den Fehlerkorrekturspeicher gleichzeitig wirken, so daß die aus dem Hauptspeicher ausgelesenen Informationen in das nachgeschaltete Register eingetragen werden und daß das aus dem Fehlerkorrekturspeicher ausgelesene Wort auf den Eingang eines nachgeschalteten Assoziativspeichers gegeben wird, so daß bei Übereinstimmung der anliegenden Information mit einer in Assoziativspeicher gespeicherten Information über eine nachgeschaltete Steuerschaltung die schadhafte Speicherstelle im Hauptspeicher lokalisiert und im Register korrigiert wird» Obwohl sich diese Lösung insbesondere für monolithische Halbleiterspeicher eignet, hat sie jedoch den großen Nachteil, daß Assoziativspeicher vorhanden sein müssen und daß außerden ein zusätzlicher Fehlerkorrekturspeicher erforderlich ist.

Der Erfindung liegt deshalb die Aufgabe zugrunde.- einen integrierten Halbleiterspeicher mit fehlerhaften Speicherstellen so aufzubauen, daß Speicherplättchen mit fehlerhaften Speicherzellen

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in verschiedenen Bereichen oder Sektoren in einem Speicher verwendet werden können, ohne daß komplizierte übersetzungs-Schaltungen erforderlich sind und in sich geschlossene Speicher mit voller Speicherkapazität, d.h. ohne zusätzliche Korrektur speicher im Herstellungsprozeß aufgebaut werden können. .

Die erfindungsgemäße Lösung der Aufgabe ist insbesondere in den Patentansprüchen 1 und 2 angegeben.

Der große Vorteil der vorliegenden Lösung besteht darin, daß im Herstellungsprozeß die fehlerhaften Speicherplättchen nicht nach verschiedenen Sorten sortiert werden müssen, sondern daß Speicherplättchen mit Fehlern in verschiedenen Bereichen bzw. Sektoren zum Aufbau eines Speichers verwendet werden können, ohne daß dadurch komplizierte Decodierschaltungen bzw. laufend zu ändernde Decodierschaltungen und zusätzliche Fehlerkorrekturspeicher erforderlich sind.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen:

Fign. IA und IB schematisch einen monolithischen Speicher,

Fig. 2B ein Halbleiterplättchen des in Fig. IA und IB

gezeigten Speichers,

Fig. 3 das im Ausführungsbeispiel benutzte Adreßfeld,

Fig. 4 Modulsätze, die Halbleiterplättchen mit Fehlern in einem bestimmten Oktanten enthalten und einen Modulsatz mit lauter guten Halbleiterplättchen auf einer Speicherkarte,

Fign. 5A-5D die in der logischen Schaltung verwendeten Grund-

Schaltungen,

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Pig. 6 in einem Blockdiagramm die in Fig. 1 gezeigte

Entscheidungsschaltung und die Adreßübersetzungsschaltung,

Fig. 7 in einem Blockdiagramm die Spaltenauswahlschal-

tung der Fig. 1,

Fig. 8 eine Speicherkarte mit Modulsätzen aus 7/8 guten

Halbleiterplättchen und einem Satz aus ganz guten Halbleiterplättchen und

Fig. 9 eine Speicherkarte mit Moduln aus lauter guten

Halbleiterplättchen.

In den Fign. IA und IB ist schematisch ein monolithischer Speicher gezeigt. Der Speicher umfaßt mehrere Speicherkarten 10, die auf einer nicht dargestellten Speichertafel befestigt sind. Jede Speicherkarte 10 hat eine Kapazität von 32 768 Wörtern von je vier Bits. Eine solche Karte ist der Klarheit halber gezeigt, auf der Tafel sind jedoch vorzugsweise 18 derartige Karten befestigt und bilden einen Speicher mit 32K Wörtern von je 72 Bits. Der Speicher wird durch eine Adresse adressiert, die im Adreßregister 14 gespeichert ist, von wo 15 Adreßleitungen mit der Beschriftung BO, Bl, ..., Bl 4 ausgehen. Alle Adreßsignale werden gepuffert oder geleitet, um alle Speicherkarten 10 zu treiben. Auf jeder Karte 10 sind mehrere Spalten von Moduln 13 befestigt, auf denen wiederum teilweise defekte Halbleiterplättchen 11 angebracht sind. Die Karten 10 enthalten auch eine einzige Spalte mit Moduln 13, auf denen fehlerfreie Halbleiterplättchen 12 befestigt sind. In der vorliegenden Anordnung "enthält jedes Halbleiterplättchen 11 eine Gruppe von 1024 adressierbaren Speicherstellen, die zusammen 4096 Stellen pro Modul 13 ergeben. Es gibt also acht Spalten mal vier Reihen aus Moduln, die je vier teilweise defekte Halbleiterplättchen 11 enthalten. Ein Oktant, eines jeden teilweise defekten Halbleiterplättchens 11 enthält nicht arbeitende oder anderweitig defekte Speicherstellen und ist daher nicht zu

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brauchen. Sehr wichtig ist der Umstand, daß derselbe Oktant, z.B. Oktant 7, in jedem Halbleiterplättchen 11 auf einer bestimmten Karte 10; .der defekte Oktant ist. Um diese defekten Oktanten zu kompensieren, ist eine weitere Spalte aus Moduln 13 vorgesehen, die fehlerfreie Halbleiterplättchen 12 enthält. Andere Speicherkarten 10 können fehlerhafte Halbleiterplättchen enthalten, die Fehler in einem anderen Oktanten, z.B. dem Oktanten 2, sowie fehlerfrei Halbleiterplättchen enthalten. Noch andere Karten 10 können nur fehlerfreie Halbleiterplättchen enthalten.

Die Erfindung ist nicht auf Halbleiterplättchen mit defekten Oktanten begrenzt. Halbleiterplättchen mit defekten Vierteln können z.B. ebenfalls benutzt werden, dann braucht man jedoch zwei Spalten mit fehlerfreien Halbleiterplättchen.

Im Ausführungsbeispiel der Erfindung umfaßt jedes Halbleiterplättchen zwei Speicherelemente, die separat adressiert werden.

So erscheint jedes Halbleiterplättchen 11 und 12 tatsächlich dem System als separat adressierte Gruppe, die nachfolgend als 1/2-Halbleiterplättchen bezeichnet wird. Der Klarheit halber ist in den Fign. IA und IB ein solches 1/2-Halbleiterplättchen mit den No. 11'-1I" und 12'-12" für das teilweise defekte bzw. •fehlerfreie Halbleiterplättchen bezeichnet.

Die 15 Adreßleitungen vom Register 14 treiben alle Karten 10 folgendermaßen: die Leitungen Bl bis B6 adressieren die in jeder Anordnung im Halbleiterplättchen 11 hergestellten Bltdecodierer und wählen eine von 64 Spalten der SpeiehersteIlen auf jeder 1/2-Halbleiterplättchenanordnung im Halbleiterplättchen 11'-Die Leitungen B7, B8 und B9 adressieren Wortdecodierer zur Wahl einer von acht Reihen der Speicher stellen. Die Adreßleitungen BO, BIO und BIl werden in der l/2-Halbleiterplättchen-Auswahlschaltung 26 decodiert zur Wahl eines der acht 1/2-Halbleiterplättchen auf jedem Modul 13. Die Adreßleitungen B12, B13 und B14 werden

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am Anfang in der Spaltenauswahischaltung 20 decodiert zur Wahl
einer von acht Spalten der Moduln 13, die die Halbleiterplättchen 11 enthalten. Ein 1/2-Halbleiterplättchen von 512 Bits auf jedem
Modul 13 wird durch eine Kombination einer von zwei CSY-Leitungen mit einer von vier CSX-Leitungen voll gewählt, die von der 1/2-Halbleiterplättchen-Auswahlschaltung 26 ausgehen. Das Bit BIO
wählt die CSY-Leitüng und die Bits BO und BIl die CSX-Leitung.
Wenn die 1/2-Halbleiterplättchen-Wahladresse und die Modulspaltenadresse übereinstimmen, wird das an derselben relativen 1/2-Halbleiterplättchen-Position befindliche Halbleiterplättchen auf
jedem Modul 13 in einer Spalte aus vier Moduln gleichzeitig gewählt und für einen Lese- oder Schreibzyklus, von vier Bits gespeist. Dieser Vorgang läuft auf allen Speicherkarten 10 ab.

Wie bereits gesagt wurde, wählen die Adreßleitungen B7_f B8 und B9 am Anfang einen bestimmten Reihensektor, der 1/2-Halbleiterplätt-Struktur. Im Ausführungsbeispiel sind die Reihensektoren-Oktanten des Halbleiterplättchens und einer dieser Oktanten ist auf jedem
der fehlerhaften l/2~Halbleiterplättchen 11' und 11" fehlerhaft. Die in Fig. 1 gezeigten Oktantenwahl-Adreßleltungen B7, B8 und B9 bilden den Eingang vom Register 14 zum Entscheidungsblock 22. Dieser Block stellt fest, ob der fehlerhafte Oktant auf den Halbleiterplättchen adressiert wird und erzeugt ein Signal "S" oder "53", abhängig davon, ob ein fehlerhafter Oktant vom System aufgerufen
wird oder nicht. _:

Die gewählte Spalte der vom System aufgerufenen Matrixmoduln wird, wie bereits gesagt, durch Decodierung der Bits B12, -B13 und B14
bestimmt,. Wenn jedoch ein fehlerhafter Oktant auf einem Halbleiterplättchen 11 adressiert wird, was durch das Signal
S=B7'B8~"B9~ angezeigt wird, werden die Daten in einem vollständig
guten Halbleiterplättchen 12 gespeichert oder von dort abgerufen. Das erfolgt durch die Ausgabe "S" vom Entscheidungsblock 22, die
in Verbindung mit den Signalen auf den Spaltenadreßleitungen B12, B13 und B14 in der Spaltenauswahlschaltung 20 decodiert wird
zur Adressierung der neunten Spalte aus lauter guten Halblei-

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terplättchen und nicht der ersten acht Spalten aus teilweise fehlerhaften Halbleiterplättchen.

Der Adreßübersetzer 24 empfängt Eingänge vom Entscheidungsblock 22, die den Zustand der Bits B7, B8 und B9 anzeigen und von Spaltenauswahlschaltung 20, die den Zustand der Bits Bl2_f B13 und B14 anzeigen. Der Adreßübersetzer 24 wählt die Adresse eines Oktanten in einem ganz guten Halbleiterplättchen 12, die der Adresse eines fehlerhaften Oktanten entspricht, der durch das Adreßregister 14 ausgewählt wurde. Auf jeder der sechs Ausgangsleitungen vom Adreßübersetzer 24 gibt es zwei mögliche verschiedene Ausgaben. Wenn ein fehlerhafte Oktant adressiert wird, dann erscheint das S-Signal und die Spaltenwahlbits Bl2_f Bl3 und B14 erzeugen Signale auf den Oktantenadreßleitungen BJ7, BJ8 und BJ9 durch die überbrückungsschaltung 27, Diese Signale adressieren über einen Reihendecodierer in einem ganz guten Halbleiterplättchen den Oktanten, der dem fehlerhaften durch das Register 14 aufgerufenen Oktanten entspricht.

Wenn einer der sieben fehlerfreien Oktanten in einem teilweise fehlerhaften Halbleiterplättchen 11 adressiert wird, dann erscheint das Signal S und die OktantenwahlbitS B7, B8 und B9 erzeugen Signale auf den Leitungen BJ7, BJ 8 und BJ9 und wählen den adressierten Oktanten auf normale Weise.

Die überbrückungsschaltung 27 ist eine programmierbare Einrichtung, die einzeln auf jeder Karte verdrahtet ist, um sicherzu^ stellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen B7_f B8 und B9, d.h. logisch -Β7·Β8·Β9", immer den fehlerhaften Oktanten von Speicherstellen in jedem Halbleiterplättchen 11 darstellt. Ungeachtet des tatsächlich im Halbleiterplättchen defekten Oktanten stellt die Adresse βΤ·Β8'·Β9 den fehlerhaften Oktanten dar und diese Adresse wird vermieden. Stattdessen werden die Signale zu einem entsprechenden Oktanten auf einem vollständig guten 1/2-Halbleiterplättchen 12^B oder 12" auf der Matrixkarte 10 geleitet.

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Die vorliegende Erfindung betrachtet auch die Verwendung von vollständig guten Halbleiterplättchen auf einigen Speicherkarten nach der Entscheidung des Konstrukteurs und abhängig vom Produktionsausstoß. Wenn jedes Halbleiterplättchen auf der Karte fehlerfrei ist,.werden nur acht Modulspalten im Gegensatz zu den in den Fign. IA und IB gezeigten neun Spalten vorgesehen. In diesem Fall ist die '^"-Ausgabe des Entscheidungsblockes 22 permanent mit einer gestrichelt dargestellten Bindeschaltung 23 verdrahtet und hat den permanenten Wert £3. Durch diese Vorrichtung wirkt die Spaltenauswählschaltung 20 als standardmäßiger 3~8-Decodierer und kann niemals die neunte Spalte der Halbleiterplättchen wählen.

Jedes teilweise fehlerhafte Halbleiterplättchen 11 und ein fehlerfreies Halbleiterplättchen 12 sind bekanntlich in zwei 1/2-Halbleiterplättchen mit 512 Speicherzellen unterteilt, von denen jede ein Informationsbit speichern kann. Fig. 2 zeigt ein Halbleiterplättchen schematisch.. Der Einfachheit halber ist nur ein teilweise fehlerhaftes Halbleiterplättchen 11 gezeigt und das fehlerfrei Halbleiterplättchen 12 unterscheidet sich nur dadurch, daß einer der Oktanten im Halbleiterplättchen 11 fehlerhaft ist und nicht benutzt wird.

Eine Zelle 33 kann nur v/irklich gewählt werden, wenn Reihen- und Spaltenadresse nach Bestimmung durch die 1/2-Halbleiterplättchen-Auswahlschaltung 34 zusammenfallen. Wenn dieser Fall am Halbleiterplättchen 11* eintritt, wird es auf volle Speisespannung geschaltet und der Oktantdecodierer 30 sowie der Bitdecodier'er 31 werden betätigt. Wenn das Halbleiterplättchen gewählt wurde, wird die Zelle 33 decodiert durch die Adreßleitungen Bl, B2, ..., B6 und BJ7, BJ8 und BJ9 von der Schaltung für die Speisespannung 28 (Fig. IA) .

Diese neun Adreßleitungen führen zu allen teilweise fehlerhaften l/2--Halbleiterplättcheri II¹ und II'¹ sowie zu allen fehlerfreien 1/2-Halbleiterplättchen 12'und 12'' auf allen Speicherkarten 10.

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Drei der sieben Adreßleitungen laufen zum Wortdecodierer 3O auf dem Halbleiterplättehen. Die drei Adressen werden decodiert und auf volle Spannung gebracht, um eine von acht zur Matrix 32 der Speicherzelle 33 führenden Leitungen 36 zu wählen. Jede Ausgabe vom Wortdecodierer 30 treibt eine Reihe aus 6 4 Zellen 33.

Sechs der neun Adreßleitungen werden an einen Bitdecodierer 31 . auf dem Halbleiterplättchen geführt, um einen von 64 Abfrage-Vorverstärkern auf dem Halbleiterplättchen zu wählen. Der gewählte Abfrage-Vorverstärker wiederum bringt eine der 64 Bitleitungen ι auf volle Speisespannung. Jede Bitleitung 37 ist an eine Spalte von acht Zellen 33 angeschlossen. Am Schnittpunkt der gewählten Wortleitüng 36 mit der gewählten Bitleitung 37 wird eine Zelle 33 auf jedem Modul 13 in einer gewählten Spalte auf jeder Karte 10 ausgewählt. Diese vier Bits pro Karte werden im vorliegenden Ausführungsbeispiel parallel adressiert.

In.der Speicherzelle 33 werden Daten gespeichert, wenn der Schreibimpuls und das Datensignal in der Lese/Schreibschaltung 35 zusammentreffen. Durch dieses Zusammentreffen wird einer von 64 Abfrage-Vorverstärkern 31 vorbereitet, die durch die sechs Adreßleitungen gewählt wurden, und Daten werden in die decodierte Speicherzelle 33 über die ausgewählte Bitleitung 37 geleitet-.

Wenn der Leseimpuls an der L/S-Schaltung 35 anliegt, erkennt der Abfrage-Vorverstärker 31 den Zustand der Speicherzelle 33 und leitet das Signal an einen Abfrageverstärker 38 auf den 1/2-Halbleiterplättchen II¹. Der Abfrageverstärker 38 wiederum sendet die Daten an einen letzten Abfrageverstärker 21, der auf der Speicherkarte 10 angebracht ist.

Im Ausführungsbeispiel enthält jeder Oktant nur eine Zellenreihe. Bei einer 16x32 Matrix'würde jeder Oktant zwei Reihen aus Zellen enthalten und dadurch vier Reihenadreßbits, z.B. B6, B7, B8 und B9 erfordern. Trotzdem werden nur drei der vier Adreßbits durch

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den Entscheidungsblock 22 und Adreßübersetzer 24 gebraucht.

Der vorhandene 32K~mal-4 Bit-Speicher aus Halbleiterplättchensätzen mit Fehlern in einem bestimmten Sektor und einem.Satz fehlerfreier Speicherhalbleiterplättchen kann ausgetauscht v/erden gegen einen 32K-mal—4 Bit-Speicher aus fehlerfreien Halbleiterplättchen. Er läßt sich ebenfalls gegen einen Speicher austauschen, der aus Halbleiterplättchensätzen mit Fehlern in einem anderen Sektor und einem Satz fehlerfreier Halbleiterplättchen besteht. Die Arbeitsweise des Speichers ist dieselbe. Die einzigen Unterschiede liegen in der Anzahl von Speichermoduln 11, die auf der Speicherkarte 10 erforderlich sind, der Verdrahtung der Überbrückungsschaltung 27 und der Benutzung der Bindeschaltung 23. ■

Bei der Herstellung eines monolithischen Speichers besteht der erste Schritt in der Herstellung mehrerer integrierte Schaltungshalblei terplättchen, auf denen sich jeweils eine Matrix aus 1024 Speicherstellen befindet. Die Halbleiterplättchen werden dann geprüft, um festzustellen, welche Zellen in der Matrix fehlerhaft sind. Dann werden die Halbleiterplättchen so sortiert, daß eine erste Sorte einwandfreie Zellen enthält, und acht andere Sorten fehlerhafte Zellen nur in einem entsprechenden Oktanten eines jeden 1/2-Halbleiterplättchen. Die Halbleiterplättchen mit Fehlern in mehr als einem Oktanten in jedem 1/2-Halbleiterplättchen werden zurückgewiesen. Einige dieser zurückgewiesenen Halbleiterplättchen können jedoch in einem Speichersystem benutzt werden, das mit 3/4-guten Halbleiterplättchen arbeitet. Die Halbleiterplättchen werden dann auf Moduln 13 in bekannter Weise zusammengesetzt. Die teilweise fehlerhaften Halbleiterplättchen mit Fehlern in einem bestimmten Oktanten v/erden auf Moduln zusammengesetzt, die die ersten acht Spalten auf der Karte 10 bilden. Jede Spalte enthält vier teilweise fehlerhafte Halbleiterplättchen oder acht teilweise fehlerhafte 1/2-Halbleiterplättchen, wobei die Fehler in demselben Oktanten eines jeden 1/2-Halbleiterplättchens liegen.

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Die gewöhnliche Kapazität eines jeden Speichermoduls beträgt 7/8 der Modulkapazität. Alle Schaltungen einschließlich der fehlerhaften werden jedoch noch mit Strom versorgt und verbrauchen denselben Strom wie die fehlerfreien Moduln. Um dieselbe nutzbare Speicherkapazität pro Karte zu erhalten, sind mehr Moduln erforderlich. Die vorliegende Logik ist also so ausgelegt, daß sie mit einer Kombination von zweiunddreißig 3584-Bit-Speichermoduln und vier 4096~Bit-Speichermoduln arbeitet und eine Speicherkarte von 131 072 Bits erhält. Die zum Treiben der Speicherkarten 10 verwendete Logik ist auf einer separaten Karte enthalten und treibt alle Speicherkarten parallel. Daher braucht nur die Arbeitsweise einer Speicherkarte zum Verständnis der Arbeitsweise des ganzen Speichers erklärt zu werden.

Um eine 32K~mal -4-Bit-Karte zu adressieren, wird ein 15 Bit großes binäres Adreßfeld benötigt. Diese 15 Adressen sind in drei Kategorien, unterteilt: drei 1/2-Halbleiterplättchen-Auswahladressen, drei Spalten-Auswahladressen und neun Zellen-Auswahladressen. Nach Darstellung in Fig. 3 sind die drei 1/2 "Halbleiterplättchen--· Auswahladressen bezeichnet mit BO, BIO und BIl; die drei Spalten--Auswahladressen mit E12, B13 und B14 und die neun Zellen-Auswahl- ,.> adressen mit Bl, B2>...., B9. ■

Die drei 1/2-Halbleiterplättchen-Auswahladreßbits BO, BIO und BIl decodieren eines von acht 1/2-Halbleiterplättchen auf jedem Modul.

Nach Darstellung in Tabelle I wählt das Bit BIO eine CSY-Leitung in der Wahlschaltung -26 und die Bits BIl und BO eine CSX-Leitung, um ein entsprechend gelegenes 1/2-Halbleiterplättchen auf jedem Modul 13 in allen Spalten einschließlich der Spalte der fehlerfreien Halbleiterplättchen voll zu wählen.

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	TABELLE I	22
	Entscheidungsbiock	Ausgaben
Eingaben		GSY 1
	• „„	CSY 2
--	---	CSX 1
ϊϊΐ	BÖ	CSX· 2
BIl	' BÖ	CSX 3
BIl	' BO	csx 4
BIl	BQ

Diese funktionieren genauso wie im Falle eines Speiehers aus ein^· wandfreien Speicherplättchen. Es wird ein Modul 13 erklärt, und die Erklärung gilt für alle Moduln gleichermaßen. Alle weiteren Erklärungen werden daher nur für ein einzelnes Modul gegeben und die Adreßbits BQ* BIO und BIl werden nicht weiter diskutiert,

Die ^usWahladressen für neun Zellen laufen zu allen Halbleiterplättchen aller Moduln auf allen Karten, Diese Adressen wählen eine von 512 Zellen auf einem l/2~Halbleiterplättchen. Sechs der neun Adreßbits laufen ?ur Speicherkarte ohne durch die in deri Fign. 6 und 7 gezeigte Schaltung beeinflvißt zu werden. Gemäß späterer Beschreibung sind für das Ausführungsbeispiel nijr die drei Zeilenauswahl~A4r-e.ß_bita Kl, B8 und B9 wichtig. Am Ausgang der tiberbrucikungsschaltung 27 werden diese Adressen zu BJF7, BJ8 und BJ9, die zur Decodierung des adressiertenOktanten auf dem Halbleiterp lättchen benutzt werden.

Der verwendete Spezial-Äbfrageendverstärker 21 in Fig. IB wird bestimmt durch den Zustand der Bits Bl2, Bl, B8 und B9. Jede Modulreihe wird durch einen Satz von zwei Abfrageverstärkern, einen oberen und^ einen unteren-_r bedient. Wenn ein fehlerhafter Oktant gewählt wurde und Bl2 auf seinem echten oder komplementären Signalpegel steht, wird entsprechend der untere oder obere. Abfrageverstärker gewählt, der jede Reihe bedient. Wenn

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andererseits ein fehlerhafter Oktant gewählt wurde/ wird der untere Abfrageverstärker ungeachtet des Zustandes von B12 gewählt, · . ·

Fig. 4 zeigt die Anlage von. Moduln mit Halhleiterplättehen, die fehlerhafte Oktanten haben und mit PG-'Moduln bezeichnet sind, und von Moduln, die einwandfrei. Halbieiterplättchen enthalten und mit AG-Moduln bezeichnet sind, Jedes PG-Modul.enthält acht fehlerhafte Oktanten, einen auf jedem 1/2-Halbleiterplättehen. Diese fehlerhaften Oktanten haben einen entsprechenden fehlerfreien Oktanten in einem l/2--Halbleiterplättchen auf einem AG-Modul, d.h., normalerweise im fehlerhaften Oktanten gespeicherte oder von dort abgerufene Information wird stattdessen im entsprechenden fehlerfreien Oktanten behandelt· Im in Fig, 4 gezeigten Ausführungsbeispiei wird jede Reihe von acht FG-Mpduln durch ein AG-Modul in dieser. Reihe bedient. Wegen der Art, in der die CSX- und CSY-Leitungen die 1/2-HaIbleiterplättchen auf einem Modul einsehließlieh des AG-Moduls (siehe Tabelle I) wählen, bedient jedes l/2~Halbleiterplättchen im AG-Mpdul ein l/2-Halbleiterplättchen auf jedem Modul in der Reihe an derselben relativen Position.

Die Figr>, 6 und 7 zeigen die Schaltung zum Umwandeln der hereinkommenden Adresse in der Art, daß ein fehlerfreies Halbleiterplättehen gewählt wird, wenn ein fehlerhafter Oktant adressiert wird, pie Schaltung in diesen Figuren ist in Form einer negativen Iiogik aufgebaut, was soviel heißen soll, daß eine negative Eingangsspannung für ein Schaltglied das echte Signal und eine positive Eingangs!spannung das Komplementärsignal darstellen. Die negative Logik fand weitverbreitete Anwendung in den.mit NEri-Transistoren arbeitenden emittergekoppelten logischen Schaltkreisen und ist in Fachkreisen allgemein bekannt.

Fig. 5A zeigt den _ZUr Bildung der negativen logischen Schaltkreise ,benutzten logi-sehen Grundblock^ das negative UND-Glied. Bei Verwendung eines solchen NAND-Gliedes ergibt ein echtes

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Signal, d.h. ein negatives Signal auf allen Eingangsleitungen W, X, Y und Z die NAND-Ausgabe auf dem oberen Signalpegel des Schaltgliedes, d.h., -=W»X«Y»Z = W + X + Y + Z. Die untere Ausgabe des NAND-Blockes der Fig. 5A ist die Umkehrung der oberen Ausgabe, d.h. -=ΐί·Χ·Υ·Ζ.

Die übrigen Fign. 5B, 5C und 5D sind aus diesem NAND-Glied gebildete Variationen. Die Fig. 5B zeigt ein Schaltglied mit der Bezeichnung AR mit einem Eingang und dem invertierten Ausgang auf dem oberen Signalpegel und dem wahren Eingang auf dem unteren Signalpegel. Fig. 5C ist ein Inverter mit einem Eingang und einem Ausgang.

Fig. 5D zeigt eine Kombination von zwei NAND-Gliedern für ODER-Funktionen. Da die Blocks vorzugsweise aus einer emittergekoppelten Logik gebildet werden, bei der extern der Kollektor zur Bildung der UND-Funktion und intern der Emitter zur Bildung der ODER-Funktion verbunden sein können, wird zur Bezeichnung der ODER-Funktion das Rautenzeichen V verwendet. In Fig. 5D gibt der Anschluß Tl an, daß die ODER-Verbindung hinter der Emitterausgabe liegt, wogegen der Anschluß T2 angibt,' daß die Kollektoren verbunden sind. Die Ausgabe am Anschluß Tl ist also die negativ verbundene UND-Funktion und die Ausgabe am Anschluß T2 die negativ verbundene ODER-Funktion. Die Schaltung in den Fign. 6 und 7 ist aufgebaut und alleiniger Verwendung der negativen UND-Blocks in den Fign. 5A--5D.

Fig. 6 zeigt die logischen Blocks, die den Entscheidungsblock 22 und den Adreßübersetzer 24 der Fig-. IA bilden. Der Entscheidungsblock 22 erzeugt die S-Ausgabe als Funktion der Adreßbits B7, B8 und B9. Die Adressierung des Systems ist, wie bereits gesagt, so angeordnet, daß ein Komplementniveau auf jedem dieser Bits, d.h. logisch βΤ·Β8·Β9" anzeigt- daß ein fehlerhafter Oktant in den teilweise fehlerhaften Chips gewählt wurde. "

Der Entscheidungsblock 22 enthalt "einen Satz von drei AR-Blocks, Fi 972 049 4 0 9 8 2 9/0*726.

deren obere Ausgänge als dreibahnige negative UHD-Verbindung zum Anschluß T3 führen. Eine negative oder echte Ausgabe S tritt am Anschluß 3 auf, wenn alle Eingänge positiv sind, d.h. β7·β"8·Β9~ und umgekehrt tritt eine komplementäre Ausgabe £3 auf, wenn jeder Eingang negativ ist, d.h. = B7+B8+B9.

Der Adreßübersetzer 24 dient der Übersetzung der Adresse eines fehlerhaften Halbleiterplättchen-Oktanten in eine andere Adresse 'in einem entsprechenden Oktanten eines einwandfreien Halbleiterplättchens aufgrund des Signales S. Mit den Oktantenwahlbits B7,' B8 und B9 wählt der Adreßübersetzer 24 einen Oktant auf einem teilweise fehlerhaften Halbleiterplättchen 11, wenn der gewählte Oktant einer der sieben fehlerfreien ist. Wenn andererseits der fehlerhafte'Oktant des Halbleiterplättchens gewählt wurde, dann x^ählen die Eingabebits Bl2. B13 und Bl4 zum Adreßübersetzer 24 einen der Oktanten eines einwandfreien Halbleiterplättchens, der dem durch das System adressierten fehlerhaften Oktanten entspricht.

Dieses Ergebnis ist auf den Ausgabeleitungen des Adreßübersetzers 24 durch Darstellung der Entsprechung zwischen den Bits B7, E8 und B9 einerseits und den Bits B12, B13 und B14 andererseits wiedergeben. Wenn das Signal S auftritt und die Wahl eines fehlerfreien Oktanten in einem teilweise fehlerhaften Ilalblei-· terplättchen anzeigt, dann zeigen die Ausgabeleitungen den Zustand der Adreßbits B7, B8 und B9 an. Wenn jedoch das Signal S vorhanden ist und die Wahl des fehlerhaften Oktanten auf einem teilweise fehlerhaften Halbleiterplättchen anzeigt, dann wird die die Wahl dieses fehlerhaften Oktanten verursachende Adresse in den entsprechenden Oktanten über die Spaltenwahlbits Bl2, B13 und B14 geführt.

Die Übersetzung der Oktanten- und Spaltwahlbits erfolgt durch sechs Grundschaltblocks, die aus praktischen Erwägungen drei identische Schaltungen sind: AR7/-A32, AR8/-A33 und AR9/-A34,

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von denen jede unabhängig auf die Bits B7-B12, B8-B13 und B9-314 wirkt. Die Beschreibung eines derartigen Schaltungssatzes genügt also zur Erklärung der Arbeitsweise auch der beiden anderen.

Bei der Schaltungskombination AR7/-A32 wird die Eingabe zu AR7 abgeleitet von der unteren.Ausgabe von AR4 im Entscheidungsblock 22. Gemäß obiger Beschreibung der Fig. 5B ist die untere Ausgabe von AR4 die echte Anzeige des Bit B7, d.h., ein negatives Niveau des Bit B7 am Eingang von AR4 ergibt ein negatives Spannungsniveau am Ausgang und umgekehrt. Die oberen und unteren Eingänge am Block -A32 sind S und B12. Die Ausgaben der Blocks AR7 und -A32 sind nach der obigen Darstellung in Fig. 5D in einer ODER-Verbindung zusammengeführt, wodurch der Anschluß T4 die negative UND-Funktion und der Anschluß T.5. .die negative ODER-Funktion übernehmen und die Ausgabe S«B7 + S-B12 liefern.

Wenn die Signale Β7·Β8~·Β9~ vom Adreßregister 14 übertragen werden, dann überträgt, wie bereits gesagt, der Entscheidungsblock 22 das Signal S an die Spaltenauswahlschaltung 20. In der Darstellung der Fig. 7 werden das Signal S oder £3 zusammen mit den Spaltenauswahladreßsignalen B12, B13 und B14 zum Wählen einer der neun Modulspalten auf der Karte benutzt. Wenn die Karte nur fehlerfreie Halbleiterplättchen in einer achtspaltigen Standardmatrix enthielte, dann.wären nur die Bits Bl2, Bl3 und B14 für diese Standarddecodierung 3 aus 8 erforderlich. Eine teilweise fehlerhafte Halbleiterplättchen sowie eine Spalte aus einwandfreien Halbleiterplättchen enthaltende Karte benötigt jedoch das S-Bit zur Wahl der fehlerfreien Halbleiterplättchen in der neunten Spalte von Moduln, wenn ein fehlerhafter Oktant in einem der teilweise fehlerhaften Halbleiterplättchen adressiert wird.

Die Spaltenauswahlschaltung 20 hat sechs Ausgänge: Ll, L2, L3, L4, L5 und L6, die in verbundenen Paaren zum Wählen der richtigen Modulspalten verwendet werden. Nach Darstellung in den

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Fign. IA und IB übernehmen zwei der sechs Ausgänge eine Spaltenwähl durch die UND-Glieder im Decodierer 25. Tabelle II zeigt die speziellen Verbindungen der Ausgängen Ll, . .. L6 vom Spalrtenwahlblock 22, die eine bestimmte Spalte wählen. Die Spaltenbezeichnung ist"mit der in Fig. 4 gegebenen konsistent.

	TABELLE II	Au s gäbe funktion
Gewählte Spalte	Spaltenauswahlausgang	S«bT2»B13»bT4
A	Ll, L4	Ξ·Β12·Β13·Β14
. B	Ll, L5	S-B12.B13»B14 S«bT2~»B13»B14
C D	Ll, L6 L2, L4	&·Β12·Β13·Β14 S«B12'B13-B14 S«B12»B13-B14" S»B12»-B13«B14 S S
E F G H AG	L2, L5 L2, L6 L3, L4 L3, L5 L3, L6

Jede der ersten acht Spalten eines teilweise·fehlerhaften Halb· leiterplättchens wird durch eine eindeutige Kombination der Spaltenwahlbits B12, B13 und B14 gewählt. Durch das- Erscheinen des Signales S wird nur die neunte Spalte einwandfreier HaIblei-terplättchen durch die Signale L3»L6 gewählt.

Die für die Spaltenwahlfunktion notwendige Grundschaltungen ' wurden im Zusammenhang mit den Fign. 5A-5D beschrieben. Die Ausgaben Ll, L2 und L3 sind das Ergebnis einer negativen ODER-Funktion der unteren Ausgänge der Schaltungen -A24/-A25/-A26 bei T6, --A27/-A28/-A29 bei T7 und AR1/-A3O/-A31 bei T8. Wegen der Ähnlichkeit dieser Schaltungen genügt die Beschreibung der Erzeugung einer Ausgabe auf einer Leitung, z.B. der Ausgabe auf der Leitung Ll für die Beschreibung der Ausgaben auf den Leitungen L2 und L3.

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Die Eingaben zur Schaltung A24 sind der Reihe nach: S + Bl2, S, S + £13, S + B14. Die Eingaben zur Schaltung A25 sind S + B12, S + B13 und S»B14.. Die Eingaben zum Block A26 sind S + B12, £3·Β13 und Σ3-Β14. Die negative ODER-Funktion erzeugt eine Ausgabe am Anschluß T6 folgendermaßen;

(1) L1=[(S+B12) (S) (S+B13)(S+B14)]+[(S+B12) (S+B13) (S»B14)]+ [(S+B12)(S-B13)(S»B14)]

Eine direkte logische Manipulation dieser Gleichung ergibt die Ausgabefunktion für Ll nach Darstellung in Fig. 7.

Die Ausgaben L4, L5 und L6 sind das Ergebnis einer negativen UND-Funktion der oberen Ausgaben der Schaltungen -A24/-A27/-A3O bei T9,-A25/-A28/-A31 bei TlO und AR1/-A26/-A29 bei TIl. Die Ausgaben von'den Anschlüssen T9 , TlO und TIl v/erden durch die Inverter 1?3 bzw. N2 und Nl invertiert und ergeben die Ausgaben L4, L5 und L6..

Zur Erzeugung der Ausgabe L4 sind die Eingaben zur Schaltung A27 S+B12, S-B13 und S*B14. Die Eingaben zur Schaltung A30 sind S'B12, S«B13 und S+B14. Die Ausgaben zur Schaltung A24 wurden bereits beschrieben. Am Anschluß T9 , v/o. die negative UND-Funktion ausgeführt wird, ist die Ausgabe:

(2)[(S+B12)(S)(S+B13)(S+B14)+(S+B12)(S'B13)(S»B14)+(Ξ·Β12)

(S»B13)(S+B14)] durch logische Manipulation reduziert zu;

(3)S"(B12-B13"»bT4)+S*bT2"*B13^#B14)+S(B12*B13'B14) . Die Umkehrung dieser Punktion durch den Inverter N3 resultiert in der Ausgabe-· funktion L4 in Fig. 7, Die Ausgaben L5 und L6 werden ähnlich erzeugt und daher nicht näher beschrieben.

Die sechs Ausgabeleitungen vom Adreßübersetzer 24 sind mit den Eingängen der überbrückungsschaltung 27 verbunden. Die sechs Eingänge Xl₇ X2, Yl, Y2, Zl und Z2 der Überbrückringsschaltung sind mit den Ausgängen BJ7, BJ8 und BJ9 abhängig davon verbunden, v/elcher der jeweils numerierten Oktanten j.n einem Halbleiter-

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plättchen fehlerhaft ist. Ein bestimmter Oktant, z.B. der Oktant 2, ist in jedem der teilweise fehlerhaften Halbleiterplättchen auf einer bestimmten Karte 10 des Speichers fehlerhaft. Im allgemeinen sollen jedoch auf einer anderen Karte Halbleiterplättchen montiert werden, die Fehler in einem anderen Oktanten, z.B. dem Oktanten 4 haben. Bei der Produktion der Halbleiterplättchen ist die Lage von Fehlern in den Halbleiterplättchen mehr oder wenig willkürlich, obwohl bestimmte Sektoren der 'Halbleiterplättchen mehr Fehler aufweisen können als andere, . z.B. aufgrund eines Maskenfehlers. Hier werden berücksichtigt entweder eine völlig willkürliche Verteilung von Fehlern in einer Halbleiterplättchenmenge oder eine nicht willkürliche Verteilung dadurch, daß die uberbrückungsschaltung 27 vorgesehen ist.

Die Tabelle III führt die Verbindungen innerhalb der Überbrückungsschaltung abhängig vom fehlerhaften Oktanten auf.

	TÄ.BELLE	Yl,	II_I
Defekte Oktanten	Verbindungen	Yl,	im Überbrückungsblock
0	Xl,	Y2,	Zl
1	Xl,	Y2_f	Z2
2	Xl,	Yl,	Zl
3	Xl,	Yl,	Z2
4	X2,	Y2,	Zl
5	X2,	Y2_f	Z2
6	X2,	Yl.	Zl -
7	X2_f	Z2
keine	Vl ii.1 ψ	Zl

Diese Verbindungen stellen sicher, daß das Signal Β7·Β8·Β9 "den fehlerhaften Oktanten auswählt. Anders ausgedrückt, stellt die Uberbrückungsschaltung sicher, daß keine andere Kombination der Signale B7, B8 und B9 die Auswahl eines fehlerhaften Oktanten veranlaßt. Wenn der Oktant 4 z.B. fehlerhaft ist und die Ver~

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bindungen in der Überbrückungsschaltung 27 X2, Yl, Zl sind, dann erzeugt das echte Ausgangssignal auf der Leitung B7 des Adreßübersetzers 24 ein komplementäres Signalniveau auf der Leitung BJ7 von der Überbrückungsschaltung 27. Ähnlich erzeugen die echten Ausgangssignale auf der Leitung B8 und B9 am übersetzer 24 ein echtes Signal auf den- Leitungen BJ8 und BJ9 von der überbrückungsschaltung. Somit ist die Funktion auf den Oktantenadreßleitungen: BJ7·BJ8·BJ9. Das entspricht den Adreß-Signalen für den Oktanten 4 in der Verdrahtung zwischen dem Oktant-Decodierer. 30 und dem Halbleiterplättchen 32 (Fig. 2) . Dieser Oktant wird jedoch nicht gewählt, weil der Adreßübersetzer einen entsprechenden Oktanten in den einwandfreien Halbleiterp lättchen wählen läßt, v/eil das Signal S und nicht das Signal S auf den Ausgabeleitungen des Adreßübersetzers 24 erscheint.

Die Verbindungen in der überbrückungsschaltung 27 für Karten ohne fehlerhafte Halbleiterplättchen sind genau dieselben wie für Karten mit Halbleiterplättchen, die einen fehlerhaften Oktanten O haben. Diese Anordnung arbeitet, weil die Bindeschaltung 23 gemäß obiger Erklärung das Signal auf der S-Leitung auf einem positiven Niveau hält, d.h. auf S in Karten ohne fehlerhafte Halbleiterplättchen.

Arbeitsweise " ·

Zur Illustration sei angenommen, daß der Oktant 2 in jedem 1/2-Halbleiterplättchen 11' und 11·' bei den PG-Moduln auf einer gegebenen Karte fehlerhaft ist. Während der Zusammensetzung der Speicherkarte wird die Überbrückungsschaltung gemäß Tabelle III verbunden mit Xl_r Y2 und Zl. Durch diese Verbindung ist gesichert, daß die vom Adreßregister 14 übertragenen Signale b7, bB~ und B9 aufgrund eines Kommandos von der Zentraleinheit versuchen werden, den fehlerhaften Oktanten 2 auf einem bestimmten 1/2-Halbieiterplättchen auf jedem Modul 13

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auf der Karte auszuwählen, um vier Datenbits abzurufen oder zu speichern.

Das Signal bT:bF-B5'BlO-BIl·ΒΟ-Β12·Β13·ΒΪ4 zeigt die versuchte Wahl des Oktanten 2 des 1/2-Halbleiterplättchen 11" in der oberen rechten Ecke eines jeden Moduls"in der ersten Spalte (A) auf der Karte 10 an. Die Bits Bl bis B6 können in diesem Beispiel ignoriert werden. Die Signaleingabe zum Entscheidungsblock 22, B7, ES und B? veranlaßt die Erzeugung der Ausgabe S, die an die Eingänge des Spaltenwahlblockes 20 und des Ädreßübersetzers 24 übertragen wird. Die Signaleingabe zum Adreßübersetzer 24 ist also S, B7, B8V B9, Bl2, Bl3, Bl4; und die Signaleingabe zum Spaltenwahlblock 20 ist S, Bl2, B13, B14. Diese Eingaben zur Spaltenauswahlschaltung 20 erzeugen Ausgaben nur auf den Leitungen L3 und L6 gemäß obiger Beschreibung der Fig. 7. Die Ausgaben auf den Leitungen L3 und L6 wählen, dann die neunte Spalte in der Matrix, d.h. die Spalte mit den fehlerfreien Halbleiterplättchen.

Die Eingaben zum Adreßübersetzer 24 erzeugen die Ausgaben S-B12, S-B13 und S-Bl4. Wegen der Verbindungen der Überbrückungsschaltung 27 befindet sich die Leitung BJ7 auf ihrem, echten Niveau, die Leitung BJ8 auf dem Komplementniveau und die Leitung BJ9 wieder auf dem echten Niveau, in logischer Darstellung also: BJ7-BJ8-BJ9. Diese Signale werden an den Oktantdecodierer und den Treiber der fehlerfreien 1/2-Halbleiterplättchen 12" in der oberen rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Wie aus Fig. 2 zu ersehen ist, wird mit dem Signal BJ7'BJ8«BJ9 der zweite Oktant im einwandfreien Halbleiterplättchen gewählt, der dem zweiten Oktanten des teilweise fehlerhaften 1/2-Halbleiterplättchen in der ersten Spalte teilweiser fehlerhafter Moduln entspricht.

Bei demselben Beispiel zeigt das Signal Β7Έ8-Β9-BlO-BIl-BO B12-B13rBl4 die versuchte Wahl des zweiten Oktanten des 1/2-HaIbleiterplättchens II¹¹ in der oberen rechten Ecke eines

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jeden Moduls in der zweiten Spalte (B) auf der Karte 10 an. Wie im vorigen Fall werden jedoch die Leitungen L3 und L6 von der Spaltenauswahlschaltung 20 erregt zur Wahl der neunten Spalte in der Matrix.

Die Eingaben zum Adreßübersetzer 24 erzeugen Ausgaben S-Bl2, S*B13 und S«B14. Durch die Verbindungen der überbrückungsschaltung 27 befindet sich die Leitung BJ7 auf ihrem echten Spannungsniveau und die Leitungen BJ8 und BJ9 auf dem Komplementniveau, in logischer Darstellung also: BJ7*BJ8'BJ9. Diese Signale werden an den Oktantdecodierer der einwandfreien 1/2-Halbleiterplättchen 12" in der oberen rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Das Signal BJ7*BJ8"«BJ9 wählt den dritten Oktanten im einwandfreien Halbleiterplättchen. Die Operation gilt· für alle ähnlich gelagerten Halbleiterplättchen und die achten Spalten teilweise fehlerhafter Halbleiterplättchen. Somit wählt der Adreßübersetzer 24 mit den Spaltenwahlbits B12, B13 und B14 den Oktanten in den fehlerfreien Halbleiterplättchen und stellt damit sicher, daß die fehlerhaften Oktanten in den teilweise fehlerhaften Halbleiterplättchen einen und nur einen entsprechenden fehlerfreien Oktanten in den guten Halbleiterplättchen haben.

Die Fign. 8 und 9 zeigen Matrixkarten mit entsprechend montierten PG-Moduln und AG-Moduln. Dieselbe Grundkarte kann entweder mit PG-Moduln oder AG-Moduln bestückt werden. Wird sie mit PG-Moduln bestückt, enthält die Karte zweiunddreißig 7/8-gute Moduln und vier AG-Moduln gemäß Fig. 8. Die Karte enthält auch fünf Schnittstellentreibermoduln für die Abfrageverstärker-Bittreibermoduln, ein Verriegelungsinodul, zwei logische Moduln und 16 Kondensatorschaltungen C. Die Anordnung einer AG-Modul-karte unterscheidet sich nur dadurch, daß nur 32 AG-Moduln zwei 4O96 Bits enthaltend erforderlich sind und die Bindeschaltung 23 benötigt wird. Die übrige Schaltung ist identisch.

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Claims

PATENTANSPRÜCHE

^TT; Integrierter Halbleiterspeicher mit Speicherzellen, die während des Herstellungsvorgangs des Speichers vor dem Einbau in den Speicher geprüft und sortiert werden, so daß die Bereiche oder Sektoren bekannt sind, in denen defekte Speicherzellen auftreten, dadurch gekennzeichnet, daß sowohl Halbleiterplättchen mit defekten Speicherzellen als auch Halbleiterplättchen mit keiner defekten Speicherzelle in- einem bestimmten Verhältnis zueinander in dem Speicher angeordnet sind, daß die Halbleiterplättchen insbesondere in Oktanten aufgeteilt sind und die Halbleiterplättchen mit keiner defekten Speicherzelle so viel - Oktanten aufweisen vjie auf den Halbleiterplättchen mit defekten Speicherzellen Oktanten vorhanden sind,- und daß bestimmte Bits (B7-B9) aus dem Adreßregister (14) einer Entscheidungsschaltung (22)"zugeleitet v/erden, die feststellt, ob der fehlerhafte Oktant auf dem Halbleiterplättchen adressiert wird und ein Signal (S oder S) erzeugt, und zwar abhängig davon, ob ein fehlerhafter Oktant aufgerufen wird oder nicht, daß Ausgangssignale der Entscheidungsschaltung (22) auf einen Adreßübersetzer (24) geführt sind, der außerdem an seinen Eingängen mit bestimmten Bits (B12-B14) des Adreßregisters (14) verbunden ist und die Adresse eines Oktanten in einem Halbleiterplättchen mit keiner defekten Speicherselle wählt, die der Adresse eines fehlerhaften Oktanten entspricht, der ' durch dife im Adreßregister (14) stehende Adresse ausgewählt wurde und der seine Ausgangssignale auf eine überbrückungs-schaltung (27) abgibt, um sicherzustellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen (B7-B9) immer den fehlerhaften Oktanten auf jedem Halbleiterplättchen darstellt.
2. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch

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gekennzeichnet,- daß die fehlerhaften Speicherzellen auf den Halbleiterplättchen in ungleichen Bereichen oder Abschnitten, insbesondere Oktanten, liegen.
3. IntegrierterHalbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die fehlerhaften Speicherzellen auf den Halbleiterplättchen in gleichen Abschnitten oder Bereichen, insbesondere Oktanten, liegen.
4. Integrierter Halbleiterspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß ein Signal (S) am Ausgang der Entscheidungsschaltung (22) entsteht, wenn einer der sieben fehlerfreien Oktanten in einem Halbleiterplättchen (11) adressiert wird und daß das invertierte Signal am Ausgang der Entscheidungsschaltung (22) erscheint, wenn der fehlerhafte Oktant adressiert wird.
5. Integrierter Halbleiterspeicher nach den Ansprüchen bis 4, dadurch gekennzeichnet, daß Moduln (PG) mit Halbleiterplättchen, die fehlerhafte Oktanten aufweisen, durch Moduln (AG), die keine fehlerhaften Speicherzellen aufweisen, dadurch ersetzt werden, daß jede Reihe von Moduln (PG) mit fehlerhaften Oktanten durch ein Modul (AG) mit keiner fehlerhaften Speicherzelle.in dieser Reihe ersetzt wird.

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Leers e i t e