DE10114443A1 - Verfahren und Speicheranordnung zum Einschreiben von Daten - Google Patents

Abstract

Es wird ein Verfahren und eine Speicheranordnung beschrieben, bei der die Adressen beim Einschreiben von Daten in ein Speicherfeld zwischengespeichert werden und gleichzeitig mit den Daten an eine Einschreibeeinheit angelegt werden. Aufgrund der Zwischenspeicherung der Adressen ist eine flexible Eingabe der Daten auch zeitlich verzögert zu den Adressen möglich.

Description

Die Erfindung betrifft ein Verfahren gemäss dem Oberbegriff des Patentanspruchs 1 und eine Speicheranordnung gemäss dem Oberbegriff des Patentanspruchs 8.

Verfahren zum Einschreiben von Daten in einen adressierbaren Speicher und entsprechende Speicheranordnungen sind bei­ spielsweise in Form von Double Data Rate SDRAM bekannt. Dabei werden Daten in einer vorgegebenen Datenbreite und mit einem vorgegebenen Datentakt an eine Einschreibeeinheit übergeben. Die Einschreibeeinheit erhält zudem Adressen von Speicher­ zellen, in denen die zugeführten Daten abgespeichert werden sollen. Bei Double-Data-Rate-Speichern werden die Daten bei jeder steigenden und fallenden Flanke eines Taktsignals einem ersten bzw. zweiten Speicher zugeführt. In einer anderen Aus­ führungsform werden die Daten nur mit halber Frequenz, d. h. jeweils mit steigender oder mit fallender Flanke in den Spei­ cher eingelesen. Die Daten werden bei Anliegen einer Adresse in die entsprechende Speicherzelle des Speichers eingelesen. Die Adressen und die Daten müssen für den Einlesevorgang gleichzeitig am Speicher vorliegen.

Aus US 5,781,500 ist eine Speicheranordnung und ein Ver­ fahren zum Einlesen von Daten in die Speicheranordnung be­ kannt, bei der für einen Burst-Einlesevorgang oder einen Burst-Auslesevorgang eine Startadresse vorgegeben wird. Ab­ hängig von der Startadresse werden weitere Adressen durch ein Hochzählen der Startadresse erzeugt. Aus den Speicherzellen, die durch die Startadresse bzw. die erzeugten Adressen ge­ kennzeichnet sind, werden Daten ein- oder ausgelesen.

Erfolgt erneut ein Burst-Signal, so wird die Erzeugung wei­ terer Adressen in Abhängigkeit von der vorgegebenen Start­ adresse unterbrochen und es wird eine neue Startadresse vorgegeben. Abhängig von der neuen Startadresse werden wiederum durch ein Hochzählen der Startadresse weitere Adressen er­ zeugt, die Speicherzellen kennzeichnen, aus denen Daten aus­ gelesen oder in die Daten eingeschrieben werden.

Die Aufgabe der Erfindung besteht darin, ein Verfahren zum Einschreiben eines Datums in einen adressierbaren Speicher und eine Speicheranordnung bereitzustellen, mit der ein Ein­ lesen von Daten möglich ist, die mit steigender und fallender Flanke bereitgestellt werden, die aber nur mit steigender oder fallender Flanke in den Speicher eingeschrieben werden.

Die Aufgabe der Erfindung wird durch die Merkmale des An­ spruchs 1 und durch die Merkmale des Anspruchs 8 gelöst. Vor­ zugsweise werden die Adressen zwischengespeichert und zeit­ verzögert gleichzeitig mit dem Datum an den Speicher weiter­ gegeben. Auf diese Weise wird eine synchrone Abgabe der Adresse und des Datums an den Speicher erreicht, so dass die Daten ohne Zeitverzögerung in die adressierten Speicherzellen eingeschrieben werden. Dazu ist eine Zwischenspeicheranord­ nung vorgesehen, die dem Speicher vorgeschaltet ist und die die Adresse getaktet von einem internen Taktsignal um min­ destens einen Takt verzögert aber gleichzeitig mit den Daten an den Speicher weitergibt.

Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorzugsweise werden die Adressen synchron zueinander zu dem internen Taktsignal in einem ersten Zwischenspeicher gespei­ chert, bei einem folgenden Taktsignal an einen zweiten Zwischenspeicher übergeben und bei einem dritten Taktsignal von dem zweiten Zwischenspeicher dem Speicher zugeführt. Auf­ grund der vorgesehenen zwei Zwischenspeicher ist eine zeit­ liche Entkopplung zwischen der Vorgabe einer neuen Adresse und der Übergabe einer vorherigen Adresse an den Speicher möglich. Auf diese Weise wird eine flexiblere Handhabung der Adresse möglich.

Vorzugsweise wird über einen internen Ladebefehl angezeigt, dass das anliegende Datum in die Speicherzelle der anliegen­ den Adresse eingespeichert werden soll. Auf diese Weise ist eine Entkopplung zwischen der Vorgabe der Daten nach einem externen Taktsignal und der Verarbeitung der Daten nach einem internen Taktsignal möglich. Die Verwendung eines externen und eines internen Taktsignals ermöglicht eine flexiblere Handhabung der Daten, wobei die Daten vorzugsweise intern mit einer größeren Datenbreite verarbeitet werden, als extern zu­ geführt werden.

Vorzugsweise werden bei einem Einlesevorgang nicht alle Adressen von außen zugeführt, sondern es wird nur eine Start­ adresse einem Zähler zugeführt und die folgenden Adressen werden von dem Zähler selbst generiert. Auf diese Weise steht mehr Zeit für die Zuführung der Adresse von Extern zur Ver­ fügung.

Vorzugsweise werden die Daten mit einer steigenden und einer fallenden Flanke eines externen Taktsignals nach dem Double Data Rate Prinzip in einen Zwischenspeicher eingeschrieben. Anschließend werden die Daten nach einem internen Taktsignal dem Speicher zugeführt, wobei das interne Taktsignal nur je­ weils eine steigende oder eine fallende Flanke verwendet. Auf diese Weise ist der Takt zwischen der Zufuhr der Daten und dem Einschreibevorgang reduziert. Somit ist es möglich, dass Daten nach dem Double-Data-Rate-Prinzip zugeführt werden und nach dem Single-Data-Rate-Prinzip im Speicher abgespeichert werden.

Vorzugsweise wird das erste Taktsignal synchron zu einem externen Steuersignal erzeugt. Das zweite Taktsignal wird vorzugsweise eine Taktperiode nach dem externen Steuersignal von einer Flanke des internen Taktsignals generiert. Weiterhin wird vorzugsweise das interne Ladesignal zwei Taktperio­ den nach dem externen Steuersignal synchron zum internen Taktsignal generiert, wobei das interne Ladesignal ein sofor­ tiges Einschreiben der Daten veranlasst.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert. Es zeigen:

Fig. 1 die schematische Darstellung eines synchronen dyna­ mischen Speichers mit wahlfreiem Zugriff,

Fig. 2 einen Aufbau eines Adresszählers,

Fig. 3 ein Zeitdiagramm über Taktsignale bei einem Ein­ schreibvorgang in den dynamischen Speicher und

Fig. 4 ein Hochzählverfahren eines Addierers.

Fig. 1 zeigt einen Befehlsdecoder 2, der über Eingänge 3 Steuersignale erhält. Der Befehlsdecoder 2 steht über einen Ausgang 4 mit einer Steuereinheit 1 eines Speichers 9 in Ver­ bindung. Der Befehlsdecoder 2 ermittelt aus den zugeführten Steuersignalen Steuerbefehle und gibt die Steuerbefehle an die Steuereinheit 1. Weiterhin ist ein Adresszähler 6 vorge­ sehen, der über einen Adressausgang 5 mit einem Spalten­ decoder 24 verbunden ist. Der Adresszähler 6 weist Adressein­ gänge 26 auf, über die die Adressen der Spaltenleitungen der Speicherzellen des Speichers 9 zugeführt werden, in die Da­ ten eingeschrieben werden sollen. Der Adresszähler 6 gibt die Adressen an den Spaltendecoder 24 weiter. Der Spaltendecoder 24 aktiviert die adressierten Spaltenleitungen 29 des Spei­ chers 9. Weiterhin weist der Speicher 9 einen Reihendecoder 8 auf, dem über einen zweiten Adresseingang 7 Adressen der Reihenleitungen der Speicherzellen zugeführt werden, in die Daten eingelesen werden sollen. Der Speicher 9 weist Reihen­ leitungen 28 und Spaltenleitungen 29 auf, wobei die Spalten­ leitungen 29 mit Verstärkerschaltungen 10 verbunden sind. Der Reihendecoder 8 ist mit Reihenleitungen 28 und der Spalten­ decoder 24 mit Spaltenleitungen 29 verbindbar. Die Reihen­ leitungen 28 und die Spaltenleitungen 29 sind jeweils senkrecht zueinander angeordnet. An den Kreuzungspunkten zwischen einer Reihenleitung 28 und einer Spaltenleitung 29 ist je­ weils eine Speicherzelle 27 angeschlossen, die mit einer Reihenleitung 28 und mit einer Spaltenleitung 29 verbindbar ist.

Die Verstärkerschaltung 10 steht mit einer Aus-/Eingangs­ schaltung 11 in Verbindung, die erste Aus-/Eingänge 30 auf­ weist.

Der Adresszähler 6 weist einen ersten, zweiten, dritten und vierten Takteingang 13, 14, 15, 21 auf. Über den ersten Takt­ eingang 13 wird ein erstes Taktsignal Clk1, über den zweiten Takteingang 14 ein zweites Clk2, über den dritten Takteingang ein drittes Taktsignal Clk3 und über den vierten Takteingang ein viertes Taktsignal Clkinc zugeführt.

Weiterhin ist ein Steuergenerator 40 vorgesehen, der das erste, zweite, dritte und vierte Taktsignal und ein externes Taktsignal DQS erzeugt. Das externe Taktsignal DQS wird der Aus-/Eingangsschaltung 11 zugeführt. Weiterhin erzeugt der Steuergenerator 40 ein Burst-Signal, das über einen Burstein­ gang 41 dem Adresszähler zugeführt wird.

Im folgenden wird die Adressierung der Speicherzellen näher erläutert:
Die Adressen werden als Spaltenadressen und Reihenadressen über die Adresseingänge 26 an das Adressregister 6 bzw. über die zweiten Adresseingänge 7 an den Reihendecoder 8 über­ geben. Der Reihendecoder 8 ermittelt aus den Reihenadressen die zu öffnenden Reihenleitungen 28 und öffnet die ent­ sprechenden Reihenleitungen 28.

Die Adressen der Spaltenleitungen 29 der Speicherzellen 27, in die Daten eingeschrieben werden sollen, werden dem Adress­ zähler 6 zugeführt. Der Adresszähler ist als Latchspeicher ausgebildet und wird von der dem zweiten Steuergenerator 40 mit einem ersten Taktsignal versorgt. Bei Anliegen des ersten Taktsignals speichert der Adresszähler 6 die Adressen, die am Adresseingang anliegen und gibt diese nach Erhalt eines zwei­ ten Taktsignals über den Adressausgang 5 aus.

Der Adresszähler 6 weist vorzugsweise eine Addierfunktion auf, die darin besteht, dass der Adresszähler 6 eine über die Adresseingänge 26 zugeführte Startadresse bei Erhalt eines dritten Taktsignals um den Wert 1 erhöht und über den Adress­ ausgang 5 ausgibt. Dieser Vorgang wird bei jedem zugeführten dritten Taktsignal wiederholt, wobei immer die zuletzt ange­ gebene Adresse erhöht wird.

Fig. 2 zeigt eine einfache Ausbildungsform des Adresszählers 6, der einen ersten Zwischenspeicher 19 mit einem Taktein­ gang, einen zweiten Zwischenspeicher 20 mit zwei Taktein­ gängen und einen Addierer 22 aufweist. Der erste Zwischen­ speicher speichert die am Eingang anliegende Adresse bei Er­ halt eines Taktsignals und gibt die gespeicherte Adresse bis zum nächsten Taktsignal am Ausgang aus. Der Ausgang des ersten Zwischenspeichers 19 ist mit dem Eingang des zweiten Zwischenspeichers 20 verbunden.

Der zweite Zwischenspeicher 20 speichert bei Erhalt des zwei­ ten Taktsignals die Adressen, die am Eingang anliegen und gibt die gespeicherten Adressen bei Erhalt des dritten Takt­ signals über den Adressausgang 5 an den Spaltendecoder 24 aus. Zusätzlich zum Spaltendecoder 24 erfasst auch der Addierer 22 die über den Adressausgang 5 ausgegebene Adresse. Weiterhin zählt der Addierer 22 die erfasste Adresse um einen vorgegebenen Wert hoch und gibt bei Erhalt eines vierten Taktsignals Clkinc die hochgezählte Adresse an den Adress­ ausgang 5 aus. Nach Abgabe der hochgezählten Adresse erfasst der Addierer 22 die hochgezählte Adresse, die auf dem Adress­ aufgang 5 vorliegt, und zählt die erfasste Adresse wieder bei Erhalt eines vierten Taktsignals um einen vorgegebenen Wert hoch. Anschließend gibt der Addierer 22 die zweimal hochge­ zählte Adresse an den Adressausgang 5 aus. Der Addierer 22 führt dieses Verfahren für eine vorgegebene Anzahl von Hoch­ zählvorgängen durch. Zum Starten und zum Beenden dieses Hoch­ zählvorganges weist der Addierer 22 den Bursteingang 41 auf, über den von dem Steuergenerator 40 ein entsprechendes Start- oder Stoppsignal für einen Bursteinlese- oder -auslesevorgang zugeführt wird.

Gleichzeitig sorgt der Steuergenerator 40 dafür, dass in der Zeit, in der der Addierer 22 die Adressen hochzählt, kein drittes Taktsignal an den zweiten Zwischenspeicher 20 abgege­ ben wird. Damit gibt der zweite Zwischenspeicher 20 während des Hochzählvorganges des Addierers 22 keine neue Start­ adresse an den Adressausgang 5 ab.

Nach Abschluss eines Hochzählvorganges wartet der Addierer 22 auf die Vorgabe einer neuen Startadresse durch den zweiten Zwischenspeicher 20 und auf ein Startsignal über den Burst­ eingang 41.

Der Steuergenerator 40 gibt vorzugsweise die vierten Takt­ signale in ädiguistanten Zeitabständen ab. Aufgrund des be­ schriebenen Verfahrens ist es für einen Einschreibvorgang, bei dem mehrere aufeinanderfolgende Adressen von Spalten­ leitungen adressiert werden, möglich, die Spaltenleitungen zu adressieren ohne dass laufend über die Adresseingänge 26 Adressen zugeführt werden müssen. Über die Adresseingänge 26 wird somit nur die Startadresse zugeführt und das Hochzählen der Adressen wird vom Addierer 22 vorgenommen.

Der Spaltendecoder 24 decodiert aus den zugeführten Adressen Adressen physikalischer Spaltenleitungen 29 und liest bei An­ legen einer physikalischen Adresse die an der Verstärker­ schaltung 10 anliegenden Daten über die adressierten physika­ lischen Spaltenleitungen in den Speicher 9 ein. Dabei werden die Daten über die adressierten Spaltenleitungen 29 in die mit den Spaltenleitungen verbundenen Speicherzellen 27 einge­ lesen.

Aufgrund des beschriebenen Verfahrens ist es möglich, dass über das Adressregister 6 bereits neue Startadressen zuge­ führt werden, wobei gleichzeitig noch Daten entsprechend ei­ ner vorherigen Startadresse in den Speicher 9 eingelesen wer­ den. Weiterhin bietet die Verwendung eines zweiten Zwischen­ speichers 20 eine flexible Zwischenspeicherung einer Start­ adresse.

Ein Verfahren zum Einschreiben von Daten wird anhand der Signalverläufe der Fig. 3 näher erläutert. In einer ersten Diagrammlinie 2a ist ein internes Taktsignal CLK dargestellt, das von Steuergenerator 40 erzeugt und über einen Clockaus­ gang 25 ausgegeben wird. In einer zweiten Diagrammlinie 2b ist schematisch ein externes Steuersignal dargestellt, das dem Befehlsdecoder 2 zugeführt wird. In der technischen Rea­ lisierung ergibt sich das Steuersignal aus einer Kombination der Steuersignale CS, WE, CAS und RAS. Liegt am Befehls­ decoder 2 ein High-Pegel des Steuerbefehles vor und erfolgt zusätzlich eine steigende Flanke des Taktsignals CLK, so wird an die Steuereinheit 1 ein Einschreibbefehl weitergegeben, der das Einschreiben von Daten in einem Einschreibevorgang bezeichnet, bei dem eine Vielzahl von Daten in Form eines seriellen Datenstromes in den Speicher 9 eingeschrieben wer­ den.

In einer dritten Diagrammlinie 2C ist ein externes Taktsignal DQS dargestellt, das zum getakteten Einlesen von Daten ver­ wendet wird. Das externe Taktsignal wird vom Steuergenerator 40 erzeugt und der Aus-/Eingangsschaltung 11 zugeführt.

Eine vierte Diagrammlinie 2d zeigt ein Datasignal, das mit einem High-Zustand angibt, dass Daten in den Speicher einge­ lesen werden. Das Einlesen der Daten wird jeweils von einer steigenden oder einer fallenden Flanke des externen Taktsignals DQS ausgelöst. Beispielsweise wird zum Zeitpunkt t1 eine vorgegebene Anzahl von nullten Daten der Aus-/Eingangs­ schaltung 11 zugeführt. Bei der folgenden fallenden Flanke des externen Taktsignals DQS wird zum Zeitpunkt t2 eine vor­ gegebene Anzahl von ersten Daten der Aus-/Eingangsschaltung 11 zugeführt. Zum folgenden Zeitpunkt t3 generiert die erste Steuereinheit 1 bei der zweiten steigenden Flanke nach dem Erkennen des Einschreibebefehls ein internes Ladesignal COM0, das in der Diagrammlinie 2e dargestellt ist. Der interne Ladebefehl COM0 wird dem Aus-/Eingangsschaltung 11 zuge­ führt. Nach Erhalt des internen Ladebefehls gibt die Aus-/ Eingangsschaltung die zwischengespeicherten Daten an die Ver­ stärkerschaltung 10 weiter.

In einer siebten Diagrammlinie 2g ist die zeitliche Position des ersten Taktsignals CLK Latch dargestellt, das von dem Steuergenerator 40 an den ersten Zwischenspeicher 19 ausgege­ ben wird. Der erste Zwischenspeicher 19 speichert bei einem High-Pegel des ersten Taktsignals die am Eingang anliegende Adresse ab und gibt diese etwas zeitverzögert am Ausgang aus, bis erneut ein erstes Taktsignal einen High-Pegel aufweist.

In der achten Diagrammlinie 2h ist ein zweites Taktsignal dargestellt. Mit steigender Flanke des zweiten Signals des internen Taktsignals CLK gibt der Steuergenerator 40 ein zweites Taktsignal CLK1 an den zweiten Zwischenspeicher 20. Der zweite Zwischenspeicher 20 erfasst bei einem High-Pegel des zweiten Taktsignals die Adresse, die am Eingang anliegt und speichert die erfasste Adresse bis zum Erhalt eines neuen zweiten Taktsignals ab.

In einer neunten Diagrammlinie 21 ist ein drittes Taktsignal CLK2 dargestellt. Bei der steigenden Flanke des Taktsignals CLK generiert der Steuergenerator 40 ein drittes Taktsignal CLK2, das ebenfalls dem zweiten Zwischenspeicher 20 zugeführt wird. Der zweite Zwischenspeicher 20 gibt bei einem High- Pegel des dritten Taktsignals die im zweiten Zwischenspeicher 20 abgespeicherte Adresse an den Adressausgang 5 aus.

Anhand des Diagramms ist erkennbar, dass die Ausgabe der Adresse an den Adressausgang 5 durch den zweiten Zwischen­ speicher 20 gleichzeitig mit dem internen Ladebefehl Com0, Fig. 2e, erfolgt. Somit werden die Daten und die Adressen gleichzeitig an den Speicher 9 abgegeben. Folglich ist eine Koordinierung der Zuführung der Adressen und der Zuführung der Daten gegeben. Die Daten werden in den von den Adressen festgelegten Spaltenleitungen 29 über die Verstärkerschal­ tungen 10 eingeschrieben.

In der zehnten Diagrammlinie 2j ist das vierte Taktsignal CLK inc des Addierers 22 dargestellt. Der Addierer 22 wird von dem Steuergenerator 40 entsprechend dem internen Taktsignal CLK getaktet und mit dem vierten Taktsignal Clkinc versorgt, so dass der Addierer synchron zum internen Taktsignal eine neue hochgezählte Adresse an den Spaltendecoder 24 ausgibt. Der Addierer führt diesen Vorgang so oft durch, bis der Addierer von der zweiten Steuereinheit 23 ein Endesignal er­ hält. Ebenso erhält der Addierer zum Beginn eines Hochzähl­ vorganges ein Startsignal von dem Steuergenerator 40 über der Bursteingang 41.

Zum Zeitpunkt t3 wird von der steigenden Flanke des DQS- Signales ein Einlesevorgang einer zweiten Gruppe von Daten in die Verstärkerschaltung 10 gesteuert. Zum Zeitpunkt t4 wird bei der folgenden fallenden Flanke des externen Taktsignals DQS eine dritte Gruppe von Daten in die Verstärkerschaltung 10 eingeschrieben. Die steigende Flanke des vierten internen Taktsignals erzeugt wiederum einen internen Einschreibebefehl Com1 und eine Weitergabe der Daten an die Verstärkerschaltung 10. Vorzugsweise werden die Daten mit steigender und fallen­ der Flanke des internen Taktsignals an die Aus-/Eingangs­ schaltung 11 geführt und von der Aus-/Eingangsschaltung 11 nur mit steigender oder fallender Flanke aber doppelter Datenbreite an die Verstärkerschaltung 10 weitergegeben.

Gleichzeitig wird über die erste hochgezählte Adresse, die vom Addierer 22 abgegeben wird, zum Zeitpunkt t5 die Adresse an den Spaltendecoder 24 angelegt. Somit liegen die Adresse und die einzuschreibenden Daten gleichzeitig an, so dass die Daten in den Speicher 9 eingeschrieben werden können. Die Verstärkerschaltung 10 und der Spaltendecoder 24 stellen eine Einschreibeeinheit dar, die bei Erhalt einer neuen Adressen die anliegenden Daten in die adressierten Spaltenleitungen 29 einliest.

Fig. 4 zeigt in einer schematischen Darstellung die Situa­ tion, dass der Addierer 22 noch neue Adressen auf den Adress­ ausgang 5 ausgibt (Fig. 3k), während der erste Zwischen­ speicher 19 bereits eine neue Startadresse (Fig. 3h) spei­ chert. Dies geschieht zum Zeitpunkt t0. Zum Zeitpunkt t1 wird die neue Startadresse in den zweiten Zwischenspeicher 20 übertragen (Fig. 31). Die neue Adresse wird zum Zeitpunkt t2 vom zweiten Zwischenspeicher 20 an den Adressausgang 5 ausge­ geben. Bei dieser Ausführungsform ist festgelegt, dass der Addierer 22 die Startadresse nur für drei neue Adressen hoch­ zählt und anschließend auf das Zuführen einer neuen Start­ adresse wartet.

Aufgrund der beschriebenen Anordnung ist es möglich, die Daten im Double-Data-Rate mit steigender und fallender Flanke des externen Taktsignals der Aus-/Eingangsschaltung 11 zuzu­ führen und die Adressen und die Daten intern nach dem Single- Data-Rate-Prinzip, mit halber Frequenz zu verarbeiten.

Bezugszeichenliste

1

Steuereinheit

2

Befehlsdecoder

3

Eingänge

4

Ausgang

5

Adressausgang

6

Adresszähler

7

zweiter Adresseingang

8

Reihendecoder

9

Speicher

10

Verstärkerschaltung

11

Aus-/Eingangsschaltung

13

erster Takteingang

14

zweiter Takteingang

15

dritter Takteingang

19

erster Zwischenspeicher

20

zweiter Zwischenspeicher

21

vierter Takteingang

22

Addierer

24

Spaltendecoder

25

Clockausgang

26

Adresseingänge

27

Speicherzelle

28

Reihenleitung

29

Spaltenleitung

30

erster Aus-/Eingang

40

Steuergenerator

41

Bursteingang

Claims (11)

1. Verfahren zum Einschreiben eines Datums in einen adres­ sierbaren Speicher (9)mit Speicherzellen (27), wobei das Da­ tum in eine Speicherzelle (27) eingeschrieben wird, wobei die Speicherzelle (27) über einen Adressdecoder (8, 24) ausge­ wählt wird, wobei die Adresse dem Adressdecoder und das Datum dem Spei­ cher (9) zugeführt werden, dadurch gekennzeichnet,
dass die Adresse früher als das Datum zugeführt wird,
dass die Adresse zwischengespeichert wird, und
dass die Adresse zeitverzögert an den Adressdecoder (8, 24) weiter gegeben wird und
dass die Adresse und die Daten nahezu gleichzeitig dem Adressdecoder (8, 24) bzw. der Verstärkerschaltung (10) zuge­ führt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zwei Daten nacheinander zu verschiedenen Zeittakten in eine Aus-/Eingangsschaltung (11) eingelesen werden, dass die zwei Daten zwischengespeichert werden und gleichzei­ tig parallel an die Verstärkerschaltung zu einem dritten Zeittakt weiter gegeben werden.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch ge­ kennzeichnet, dass die Daten synchron zu einem externen Takt­ signal (DQS) jeweils zu einer steigenden und einer fallenden Flanke in die Aus-/Eingangsschaltung (11) eingelesen werden, und dass die Daten nach einem internen Takt (CLK) der Ver­ stärkerschaltung (10) zugeführt werden.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, dass die Adresse synchron zu einem internen Taktsignal bei einem ersten Taktsignal (CLK Latch) in einen ersten Zwischenspeicher (19) gespeichert werden,
dass die Adresse synchron zu dem internen Taktsignal von dem ersten Zwischenspeicher (19) bei einem zweiten Taktsignal (CLK 1) in einen zweiten Zwischenspeicher (20) eingelesen wird,
dass die Adresse synchron zu dem internen Taktsignals bei ei­ nem dritten Taktsignal (CLK 2) anschließend vom zweiten Zwischenspeicher (20) dem Adressdecoder (24) zugeführt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, dass ein interner Ladebefehl synchron zum in­ ternen Taktsignal ausgelöst wird, und dass die Daten von der Aus-/Eingangsschaltung (11) synchron zum Ladebefehl der Ver­ stärkerschaltung (10) zugeführt werden, und dass die Adresse synchron zum Ladebefehl dem Adressdecoder (8, 24) zugeführt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, dass als Adresse eine Startadresse einem Adresszähler (6) zugeführt wird,
dass der Adresszähler (6) die Startadresse eine vorgegebene Anzahl von Adressen hochzählt,
dass die neue Adresse zeitlich synchron zu dem Zuführen eines neuen Datums ausgegeben wird,
dass bei jeder Adresse in der Aus-/Eingangsschaltung (11) zwischengespeicherte Daten in die über die Adresse adres­ sierte Speicherzelle (27) eingeschrieben wird.

7. Speicheranordnung mit einem Speicher (9) mit Speicherzellen (27), wobei ein Adressdecoder (8, 24) vorge­ sehen ist, der über Leitungen (28, 29) mit den Speicherzellen (27) verbunden ist,
wobei eine Aus-/Eingangsschaltung (11) vorgesehen ist, die mit Speicherzellen (27) verbunden ist,
wobei über die Aus-/Eingangsschaltung (11) Daten zum Abspei­ chern in adressierten Speicherzellen (27) zuführbar sind,
wobei der Adressdecoder (8, 24) und die Aus-/Eingangsschal­ tung (11) einen Takteingang für ein internes Taktsignal auf­ weisen,
wobei der Adressdecoder (8, 24) einen Adresseingang (26) auf­ weist,
dadurch gekennzeichnet,
dass der Adresseingang (26) über eine Zwischenspeicheranord­ nung (19, 20) mit der dem Adressdecoder (8, 24) verbunden ist,
dass die Adresse in der Zwischenspeicheranordnung (19, 20) getaktet vom internen Taktsignal an den Adressdecoder (8, 24) übergeben werden, dass die Zwischenspeicherung in der Weise gewählt ist, dass die Adresse gleichzeitig mit den Daten dem Speicher (9) zugeführt werden.

8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet,
dass die Zwischenspeicheranordnung einen ersten und einen zweiten Zwischenspeicher (19, 20) aufweist,
dass ein Eingang des ersten Zwischenspeichers (19) mit dem Adresseingang (26) verbunden ist,
dass ein Ausgang des ersten Zwischenspeichers (19) mit einem Eingang des zweiten Zwischenspeichers (20) verbunden ist,
dass ein Ausgang des zweiten Zwischenspeichers (20) mit der Adressdecoder (8, 24) verbunden ist,
dass der erste Zwischenspeicher (19) einen Takteingang (13) aufweist, dass über den Takteingang (13) dem ersten Zwischen­ speicher (19) ein vom internen Taktsignal abhängiges erstes Taktsignal zuführbar ist,
dass der erste Zwischenspeicher (19) bei jedem zugeführten ersten Taktsignal das am Eingang anliegende Datum erfasst und bis zum nächsten Taktsignal an dem Ausgang anlegt,
dass der zweite Zwischenspeicher (20) einen zweiten und einen dritten Takteingang (14, 15) aufweist,
dass über den zweiten und dritten Takteingang (14, 15) ein zweites und drittes Taktsignal zuführbar ist, die vom inter­ nen Taktsignal abhängen und zeitlich versetzt sind,
dass der zweite Zwischenspeicher (20) bei Erhalt eines zwei­ ten Taktsignals das Datum, das am Eingang anliegt speichert bis ein neues zweites Taktsignal anliegt,
dass der zweite Zwischenspeicher (20) bei Erhalt des zweiten Taktsignals das gespeicherte Datum über den Ausgang (5) dem Adressdecoder (8, 24) zuführt.

9. Speicheranordnung nach einem der Ansprüche 7 oder 8, da­ durch gekennzeichnet, dass an eine Verbindungsleitung (5), die zwischen dem Adressdecoder (8, 24) und dem zweiten Zwischenspeicher (20) geführt ist, ein Addierer (22) mit ei­ nem Eingang und einem Ausgang angeschlossen ist,
dass der Addierer (22) einen Steuereingang (41) und einen vierten Takteingang (21) aufweist,
dass der Addierer (22) die Adresse, die auf der Verbindungs­ leitung (5) anliegt, mit dem Eingang erfasst,
dass der Addierer (22) die erfasste Adresse um einen vorgege­ benen Wert hochzählt, und
dass der Addierer bei Erhalt eines vierten Taktsignals über den vierten Takteingang (21) die hochgezählte Adresse über den Ausgang auf die Verbindungsleitung (5) ausgibt.

10. Speicheranordnung nach einem der Ansprüche 7 bis 9, da­ durch gekennzeichnet, dass der vierte Takteingang (21) mit einem Taktgenerator (40) verbunden ist, der synchron zum in­ ternen Taktsignal läuft.

11. Speicheranordnung nach einem der Ansprüche 7 bis 10, da­ durch gekennzeichnet, dass das erste, zweite und dritte Takt­ signal von einer Steuereinheit (40) synchron zu einem inter­ nen Taktsignal (CLK) vorgegeben wird.