KR100515020B1 - 컨텐션 모드를 방지하는 듀얼 포트 메모리 장치 - Google Patents

컨텐션 모드를 방지하는 듀얼 포트 메모리 장치 Download PDF

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Abstract

본 발명은 컨텐션 모드(contention mode)를 방지하는 듀얼 포트 메모리 장치에 관한 것으로, 제 1 및 제 2 클럭과 제 1 및 제 2의 어드레스를 각각 받아들여서 제 1 및 제 2의 포트를 통한 기입/독출 동작을 하기 위한 제 1 및 제 2의 포트 제어부와 제 1 및 제 2의 어드레스를 받아들여서 이를 비교하고, 두 어드레스가 동일할 때 활성화되는 플래그 신호를 발생하는 어드레스 비교기 및 제 1 및 제 2 클럭과 플래그 신호를 받아들이고, 플래그 신호가 비활성화될 때 제 1 및 제 2 클럭을 제 1 및 제 2 포트 제어부로 각각 제공하고, 플래그 신호가 활성화될 때 두 클럭 중에서 먼저 입력된 하나의 클럭을 해당 포트 제어부로 제공하는 2차 클럭 발생 회로를 구비한다. 따라서 듀얼 포트를 통해 입력되는 동일한 어드레스에서의 기입 또는 독출 동작은 먼저 발생되는 클럭만을 해당 포트 제어부로 제공하여 해당 동작을 수행하므로써 컨텐션 모드를 방지한다.

Description

컨텐션 모드를 방지하는 듀얼 포트 메모리 장치{DUAL PORT MEMORY APPARATUS TO PROTECT CONTENTION MODE}
본 발명은 듀얼 포트 메모리 장치에 관한 것으로, 좀 더 구체적으로 듀얼 포트를 통해 입력되는 동일한 어드레스에 대해서 먼저 입력되는 클럭만에 응답하여 해당 어드레스에 기입/독출 동작을 수행하여 컨텐션 모드를 방지하는 듀얼 포트 메모리 장치에 관한 것이다.
종래 기술의 듀얼 포트 메모리 장치는 듀얼 포트에 동일한 어드레스가 입력되면 각 포트의 클럭 신호가 클럭 셋엎 시간을 가지고 발생해야 두 어드레스에 의한 메모리 동작이 유효하게 된다.
도 1 을 참조하면, 종래 기술의 듀얼 포트 메모리 장치에 있어서 제 1 및 제 2 포트 제어부(10, 20)는 각각 제 1 및 제 2 클럭(CK1, CK2)을 독립적으로 받아들이고 있다.
따라서 동일한 제 1 및 제 2 어드레스가 입력되면 메모리 장치의 해당 비트 셀에 기입 동작과 독출 동작이 동시에 인가되므로 정확한 동작을 수행할 수 없다.
예컨데 동시에 클럭 신호가 각각의 포트 제어부(10, 20)로 입력되어 상기 클럭 셋엎 시간을 지키지 못할 경우에는 예를 들어, 제 1 포트 제어부(10)는 기입 동작을, 제 2 포트 제어부(20)는 독출 동작을 수행할 경우에는 제 1 포트 제어부(10)에 의한 동작은 유효하지만 제 2 포트 제어부(20)에 의한 동작은 메모리 장치의 비트 셀에 저장된 데이터가 독출하기 전 상태의 데이터인지 또는 후 상태의 데이터인지를 판별할 수 없다.
그리고 제 1 및 제 2 포트 제어부(10, 20)가 모두 독출 동작인 경우에도 두 포트에 의한 출력 데이터는 어떤 포트의 어드레스에서 독출되었는지를 판단하기 어렵다.
이상과 같은 동작이 발생되는 구간을 컨텐션 모드(contention mode)라 하며, 로직 디자이너는 이러한 클럭 입력을 피하여 설계해야 하는 어려움이 따른다.
상술한 문제점을 해결하기 위한 본 발명은 듀얼 포트 메모리의 듀얼 포트로 동일한 어드레스가 입력되면 먼저 발생되는 클럭에 대한 어드레스에서 기입/독출 동작을 수행하도록 제어하여 컨텐션 모드를 방지하는 듀얼 포드 메모리 장치를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 컨텐션 모드를 방지하는 듀얼 포트 메모리 장치에 있어서: 제 1 클럭 및 제 1의 어드레스를 받아들여서 제 1 의 포트를 통한 기입/독출 동작을 하기 위한 제 1의 포트 제어부와; 제 2 클럭 및 제 2의 어드레스를 받아들여서 제 2의 포트를 통한 기입/독출 동작을 하기 위한 제 2의 포트 제어부와; 상기 제 1 및 제 2의 어드레스를 받아들여서 비교하고, 상기 두 어드레스가 동일할 때 활성화되는 플래그 신호를 발생하는 어드레스 비교기 및; 상기 제 1 및 제 2 클럭과 상기 플래그 신호를 받아들이고, 상기 플래그 신호가 비활성화될 때 상기 제 1 및 제 2 클럭을 상기 제 1 및 제 2 포트 제어부로 각각 제공하고, 상기 플래그 신호가 활성화될 때 상기 두 클럭 중에서 먼저 입력된 하나의 클럭을 해당 포트 제어부로 제공하는 2차 클럭 발생 회로를 포함하는 것을 특징으로 한다.
이 특징의 바람직한 실시예에 있어서, 상기 2차 클럭 발생 회로는: 상기 플래그 신호가 비활성화될 때 상기 제 1 및 제 2 클럭에 대응하여 제 1 및 제 2 검출 신호를 발생하고, 상기 플래그 신호가 활성화될 때 상기 먼저 입력된 클럭에 대응하는 제 1 또는 제 2 검출 신호를 발생하는 클럭 검출 회로와; 상기 제 1 또는 제 2 클럭을 받아들이고 상기 제 1 또는 제 2 검출 신호에 응답해서 상기 제 1 또는 제 2 클럭에 동기되는 제 3 또는 제 4 클럭을 발생하는 클럭 발생 로직 및; 상기 플래그 신호와 상기 제 1 내지 제 4 클럭을 받아들여서, 상기 플래그 신호가 활성화될 때 상기 먼저 입력된 클럭에 대응하는 상기 제 3 또는 제 4 클럭을 상기 해당 포트 제어부로 제공하고, 상기 플래그 신호가 비활성화될 때 상기 제 1 및 제 2 클럭을 상기 제 1 및 제 2 포트 제어부로 각각 제공하는 멀티플렉서를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 클럭 검출 회로는: 상기 플래그 신호를 연결하는 리셋 단자와 전원 전압을 연결하는 데이터 입력 단자와 상기 제 1 클럭을 연결하는 클럭 단자 및 데이터 출력 단자를 구비하는 제 1 플립 플럽과; 상기 플래그 신호를 연결하는 리셋 단자와 전원 전압을 연결하는 데이터 입력 단자와 상기 제 2 클럭을 연결하는 클럭 단자 및 데이터 출력 단자를 구비하는 제 2 플립 플럽과; 상기 제 1 플립 플럽의 출력 단자를 연결하는 입력 단자와 출력 단자를 구비하는 제 1 난드 게이트와; 상기 제 2 플립 플럽의 출력 단자와 상기 제 1 난드 게이트의 출력 단자를 연결하는 입력 단자와 상기 제 1 난드 게이트의 입력 단자에 피드백되는 출력 단자를 구비하는 제 2 난드 게이트를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 클럭 발생 로직은: 상기 제 1 난드 게이트의 출력 단자를 연결하는 입력 단자와 상기 제 1 클럭을 연결하여 반전하는 제 1 인버터의 출력 단자를 연결하는 입력 단자 및 상기 제 3 클럭을 발생하는 출력 단자를 구비하는 제 1 노어게이트와; 상기 제 2 난드 게이트의 출력 단자를 연결하는 입력 단자와 상기 제 2 클럭을 연결하여 반전하는 제 2 인버터의 출력 단자를 연결하는 입력 단자 및 상기 제 4 클럭을 발생하는 출력 단자를 구비하는 제 2 노어 게이트를 포함한다.
따라서 본 발명의 듀얼 포트 메모리 장치는 듀얼 포트로 입력되는 동일한 어드레스에서 먼저 입력되는 제 1 또는 제 2 클럭에 대응하여 제 3 또는 제 4 클럭을 발생한다. 그리고 상기 제 3 또는 제 4 클럭을 해당 포트 제어부로 제공하여 메모리 내부에 기입 또는 독출 동작을 수행한다. 그리고 듀얼 포트로 입력되는 어드레스가 다른 경우에는 제 1 및 제 2 클럭을 각각의 포트 제어부로 제공하여 해당 어드레스의 메모리로/로부터 기입/독출 동작을 수행한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 컨텐션 모드를 방지하는 듀얼 포트 메모리 장치의 개략적인 구성을 나타내는 도면이다.
도면을 참조하면, 본 발명에 따른 컨텐션 모드를 방지하기 위한 신규한 어드레스 비교기(100)와 2차 클럭 발생 회로(200)를 구비하고 있다. 그리고 제 1 및 제 2 포트 제어부(300, 400)를 포함하고 있다.
상기 어드레스 비교기(100)는 입력되는 제 1 및 제 2 어드레스를 비교하여 그 비교 결과에 따른 플래그 신호(FLAG)를 출력한다. 즉 상기 두 어드레스가 동일한 어드레스인 경우에 상기 플래그 신호(FLAG)는 활성화되고, 서로 다른 어드레스인 경우에는 상기 플래그 신호(FLAG)는 비활성화된다.
상기 2차 클럭 발생 회로(200)는 상기 플래그 신호(FLAG)와 제 1 및 제 2 클럭(CK1, CK2)을 받아들여서, 상기 플래그 신호(FLAG)가 비활성화될 때 상기 제 1 및 제 2 클럭(CK1, CK2)을 상기 제 1 및 제 2 포트 제어부(300, 400)로 각각 제공하고, 상기 플래그 신호(FLAG)가 활성화될 때 상기 제 1 또는 제 2 클럭(CK1 or CK2) 중에 먼저 입력되는 클럭에 대응하여 발생되는 제 3 또는 제 4 클럭(CK3 or CK4)을 상기 제 1 또는 제 2 포트 제어부(300 or 400)로 제공한다.
그리고 상기 제 3/제 4 클럭(CK3/CK4)은 상기 제 1/제 2 클럭(CK1/CK2)에 동기되어 발생된다.
상기 제 1 및 제 2 포트 제어부(300, 400)는 상기 두 어드레스가 다른 경우에는 상기 제 1 및 제 2 클럭(CK1, CK2)과 제 1 및 제 2 어드레스를 받아들여서 각각 해당 어드레스의 메모리 내부에서 기입 또는 독출 동작을 수행하도록 제어한다. 그리고 상기 두 어드레스가 동일한 경우에는 상기 제 3 또는 제 4 클럭(CK3 or CK4)과 제 1 및 제 2 어드레스를 받아들여서 상기 제 1 또는 제 2 어드레스의 메모리 내부에서 기입 또는 독출 동작을 수행하도록 제어한다.
도 3 및 도 4는 본 발명의 실시예에 따른 2차 클럭 발생 회로(200)의 구성 및 동작에 의한 타이밍도를 나타내고 있다.
도 3을 참조하면, 상기 2차 클럭 발생 회로(200)는 클럭 검출 회로(210)와 제 1 및 제 2의 클럭 발생 로직(220, 230) 및 멀티플렉스(240)를 포함하고 있다.
상기 클럭 검출 회로(210)는 제 1 및 제 2 플립 플럽(212, 214)과 제 1 및 제 2 난드 게이트(216, 218)를 구비하여, 상기 플래그 신호(FLAG)와 상기 제 1 및 제 2 클럭(CK1, CK2)을 받아들여서 이를 내부에 래치(latch)시킨다.
상기 제 1 플립 플럽(212)은 상기 플래그 신호(FALG)를 연결하는 리셋 단자와 전원 전압(VDD)을 연결하는 데이터 입력 단자와 상기 제 1 클럭(CK1)을 연결하는 클럭 단자 및 테이터 출력 단자를 포함한다.
상기 제 2 플립 플럽(214)은 상기 플래그 신호(FLAG)를 연결하는 리셋 단자와 전원 전압(VDD)을 연결하는 데이터 입력 단자와 상기 제 2 클럭(CK2)을 연결하는 클럭 단자 및 데이터 출력 단자를 포함한다.
상기 제 1 난드 게이트(216)는 상기 제 1 플립 플럽(212)의 출력 단자와 상기 제 2 난드 게이트(218)의 출력 단자를 입력 단자로 구비한다.
상기 제 2 난드 게이트(218)는 상기 제 2 플립 플럽(214)의 출력 단자와 상기 제 1 난드 게이트(216)의 출력 단자를 입력 단자로 구비한다.
그리고 상기 제 1 및 제 2의 클럭 발생 로직(220, 230)는 제 1 및 제 2 노어 게이트(224, 234)와 제 1 및 제 2 인버터(222, 232)를 구비하여, 상기 제 1 및 제 2 클럭(CK1, CK2)과 상기 제 1 또는 제 2 검출 신호에 대응하여 제 3 또는 제 4 클럭(CK3 or CK4)을 을 발생하고, 이를 상기 멀티플렉서(240)로 제공한다.
상기 제 1 노어 게이트(224)는 상기 제 1 난드 게이트(216)의 출력 단자를 연결하는 입력 단자와 상기 제 1 클럭(CK1)을 제 1 인버터(222)에 의해 반전하여 연결하는 입력 단자를 구비한다.
상기 제 2 노어 게이트(234)는 상기 제 2 난드 게이트(218)의 출력 단자를 연결하는 입력 단자와 상기 제 2 클럭(CK2)을 제 2 인버터(232)에 의해 반전하여 연결하는 입력 단자를 구비한다.
상기 멀티플렉스(240)는 제 3 인버터(246)와 제 1 내지 제 4 트랜스미션 게이트(242, 244, 248, 250)를 구비하여, 상기 제 1 내지 제 4 클럭(CK1∼CK4)과 상기 플래그 신호(FLAG)를 받아들인다.
그리고 상기 멀티플렉스(240)는 상기 플래그 신호(FLAG)가 활성화될 경우에 상기 제 1 또는 제 2 클럭(CK1, CK2) 중에 먼저 입력되는 클럭에 대응하는 제 3 또는 제 4 클럭(CK3 or CK4) 중에 하나만을 출력하기 위해서 상기 제 2 또는 제 3 트랜스미션 게이트(244, 248)를 선택한다.
그리고 상기 플래그 신호(FLAG)가 비활성화될 경우에 상기 제 1 및 제 2 클럭(CK1, CK2)을 그대로 제공하기 위해서 상기 제 1 및 제 4 트랜스미션 게이트(242, 250)를 선택한다.
예를 들어 두 포트로 서로 다른 어드레스가 입력되면, 상기 어드레스 비교기(100)에 의해 플래그 신호(FLAG)가 비활성화된다.
이때 상기 플래그 신호(FLAG)는 제 1 및 제 2 플립 플럽(212, 214)을 디세이블하여 제 1 플립 플럽(212)의 출력 단자와 제 2 플립 플럽(214)의 출력 단자를 '0'으로 만든다.
이어서 제 1 난드 게이트(216)의 출력 단자와 제 2 난드 게이트의 출력 단자는 '1'이 되고 제 1 및 제 2 노어 게이트의 출력 단자는 '0'이 된다. 또한 제 1 클럭 또는 제 2 클럭(CK1 or CK2)이 변하여도 상기 제 3 또는 제 4 클럭(CK3 or CK4)은 발생되지 않는다.
그리고 듀얼 포트로 서로 동일한 어드레스가 입력되면, 도 4에 도시된 바와 같이, 상기 어드레스 비교기(100)에 의해 플래그 신호(FLAG)가 활성화된다. 이어서 제 1 및 제 2 플립 플럽(212, 214)이 프리세트 상태가 된다.
이때 제 1 클럭(CK1)이 먼저 입력되면, 노드 1(N1)이 '1'이 되고, '1'을 유지하고 있던 전 상태의 노드 3(N3)을 '0'으로 만든다. 노드 3(N3)의 '0'은 비록 제 2 클럭(CK2)에 의해 노드 2(N2)가 '1'이 되어도 제 2 난드 게이트(218)의 출력은 '1'을 유지한다.
그러므로 2차 클럭 발생 회로(200)는 먼저 입력된 제 1 클럭(CK1)에 대응하는 제 3 클럭(CK3)만을 발생하여 제 1 포트 제어부(300)로 제공한다.
그리고 두 어드레스의 동일 구간이 끝나면 상기 플래그 신호(FLAG)는 비활성화되고 이에 응답해서 상기 제 1 및 제 2 플립 플럽(212, 214)은 리셋되어 노드 1(N1) 및 노드 2(N2)는 '0'으로, 노드 3(N3) 및 노드 4(N4)는 '1'로 되어, 상기 제 3 및 제 4 클럭(CK3, CK4)은 발생되지 않는다.
상술한 바와 같이 본 발명은 듀얼 포트로 입력되는 동일한 어드레스에 대해서 먼저 입력되는 클럭에 대응하여 하나의 포트로부터 메모리 내부의 해당 어드레스에 기입 또는 독출 동작을 수행하므로서 듀얼 포드 메모리의 컨텐션 모드를 방지한다.
도 1은 종래기술의 듀얼 포트 메모리의 구성을 개략적으로 도시한 블럭도;
도 2는 본 발명에 따른 듀얼 포트 메모리의 구성을 개략적으로 도시한 블럭도;
도 3은 도 2에 도시한 본 발명의 실시예에 따른 2차 클럭 발생 회로의 구성을 도시한 회로도;
도 4는 도 2에 도시한 본 발명의 실시예에 따른 제어부의 동작을 나타내는 타이밍도.
*도면의 주요 부분에 대한 부호 설명*
100 : 어드레스 비교기 200 : 2차 클럭 발생 회로
210 : 클럭 검출 회로 220 : 제 1의 클럭 발생 로직
230 : 제 2의 클럭 발생 로직 240 : 멀티플렉서
300 : 제 1 포트 제어부 400 : 제 2 포트 제어부

Claims (2)

  1. 컨텐션 모드를 방지하는 듀얼 포트 메모리 장치에 있어서:
    제 1 클럭(CK1) 및 제 1의 어드레스를 받아들여서 제 1 의 포트를 통한 기입 또는 독출 동작을 제어하기 위한 제 1의 포트 제어부(300)와;
    제 2 클럭(CK2) 및 제 2 어드레스를 받아들여서 제 2의 포트를 통한 기입 또는 독출 동작을 제어하기 위한 제 2 포트 제어부(400)와;
    상기 제 1 및 제 2 어드레스를 받아들여서 비교하고, 상기 제 1 및 제 2 어드레스가 동일할 때 활성화되는 플래그 신호(FLAG)를 발생하는 어드레스 비교기(100) 및;
    상기 제 1 및 제 2 클럭(CK1, CK2)과 상기 플래그 신호(FLAG)를 받아들이고, 상기 플래그 신호(FLAG)가 비활성화될 때 상기 제 1 및 제 2 클럭(CK1, CK2)을 상기 제 1 및 제 2 포트 제어부(300, 400)로 각각 제공하고, 상기 플래그 신호(FLAG)가 활성화될 때 상기 제 1 및 제 2 클럭(CK1, CK2) 중에서 먼저 입력된 하나의 클럭을 해당 포트 제어부(300 or 400)로 제공하는 2차 클럭 발생 회로(200)를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  2. 제 1 항에 있어서,
    상기 2차 클럭 발생 회로(200)는:
    상기 플래그 신호(FLAG)가 비활성화될 때 상기 제 1 및 제 2 클럭(CK1, CK2)에 대응하는 제 1 및 제 2 검출 신호를 발생하고, 상기 플래그 신호(FLAG)가 활성화될 때 상기 제 1 및 제 2 검출 신호 중에 상기 먼저 입력된 클럭에 대응하는 하나의 상기 검출 신호를 발생하는 클럭 검출 회로(210)와;
    상기 제 1 및 제 2 클럭(CK1, CK2)을 받아들이고 상기 제 1 또는 제 2 검출 신호에 응답해서 상기 제 1 또는 제 2 클럭(CK1 or CK2)에 동기되는 제 3 또는 제 4 클럭(CK3 or CK4)을 발생하는 클럭 발생 로직(220, 230)과;
    상기 플래그 신호(FLAG)와 상기 제 1 내지 제 4 클럭(CK1∼CK4)을 받아들여서, 상기 플래그 신호(FLAG)가 활성화될 때 상기 먼저 입력되는 클럭에 대응하는 제 3 또는 제 4 클럭(CK3 or CK4)만을 상기 해당 포트 제어부(300 or 400)로 제공하고, 상기 플래그 신호(FLAG)가 비활성화될 때 상기 제 1 및 제 2 클럭(CK1, CK2)을 상기 제 1 및 제 2 포트 제어부(300, 400)로 각각 제공하는 멀티플렉서(240)를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04289587A (ja) * 1991-03-01 1992-10-14 Mitsubishi Electric Corp マルチポートｒａｍ
JPH07211060A (ja) * 1994-01-05 1995-08-11 Fujitsu Ltd デュアルポートｒａｍの制御回路
KR960001999A (ko) * 1994-06-09 1996-01-26 김용현 메모리 뱅크 선택회로
JPH0981149A (ja) * 1995-09-12 1997-03-28 Korugu:Kk 伴奏用和音生成方法及び和音進行生成装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04289587A (ja) * 1991-03-01 1992-10-14 Mitsubishi Electric Corp マルチポートｒａｍ
JPH07211060A (ja) * 1994-01-05 1995-08-11 Fujitsu Ltd デュアルポートｒａｍの制御回路
KR960001999A (ko) * 1994-06-09 1996-01-26 김용현 메모리 뱅크 선택회로
JPH0981149A (ja) * 1995-09-12 1997-03-28 Korugu:Kk 伴奏用和音生成方法及び和音進行生成装置

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