TW501142B - Semiconductor device - Google Patents

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TW501142B
TW501142B TW089127104A TW89127104A TW501142B TW 501142 B TW501142 B TW 501142B TW 089127104 A TW089127104 A TW 089127104A TW 89127104 A TW89127104 A TW 89127104A TW 501142 B TW501142 B TW 501142B
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TW
Taiwan
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signal
data
input
parallel
circuit
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TW089127104A
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Masahiro Katayama
Yuji Yokoyama
Hiroshi Akasaki
Toru Kobayashi
Shuichi Miyaoka
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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501142 經濟部智慧財產局員工消費合作社印製 A7 ~ u"1 —五、發明說明（1 ) ' ~-- 發明之背景 、於同步於時鐘信號工作之同步DRAM，可將行位址信號 之變化至讀取資料確定止之工作遲延時間，做爲時鐘信號 循環數相當之CAS等待時間定義。同步dram之讀取資料^ 工作所需工作遲延時間，依其電路構造―次決定。故上述 CAS等待時間’以因應使用之時鐘信號頻率最佳決定爲 宜。一般，愈使用高頻率時鐘信號，即等於用相對大値之 CAS等待時間。關於因應CAS等待時間設定値，控制輸出 缓衝器之輸出時序之技藝，曾記載於日本特開平卜^乃乃 號公報（對應美國專利5,384,735)、特開平號公 報、特開平10-302463號公報（對應美國專利5,9〇u〇9)^。 發明之概述 本發明人就如何使時鐘同步型記憶體之工作速度更高速 化加以檢討。即呼應資料處理機等資料處理速度之格外提 鬲，提供支持脈衝工作及管線脈衝存取之記憶體。然而僅 此、對高速工作尚爲有限。故本發明人就以時鐘信號^循 環1次比例，使行位址選通信號變化，將丨次行存取工作所 得信息，分爲每時鐘信號循環輸出外部事項加以檢討。此 外、此時以短於時鐘信號η循環之循環，使行位址選通信 號變化時，有對正規之記憶工作發生誤工作之虞。尤其: 因南速工作之記憶體控制線，曝露於高頻率噪音等，故事 貫上可預料行位址選通信號將受其影響。因此、本發明人 發現設置滿足以時鐘信號η循環i次比例，使行位址選通信 號變化之規格用保護電路之有用性。此外、由本發明人明 (請先閱讀背面之注意事項再本頁) 太 · -線· -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公H ) 501142 五、發明說明（2 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 確採用上述CAS等待時間可變之構造 待時間之關係，構成上述保護電路之必要f考慮與CAS等 軏η循％ }1次比例，使行位址選 格^達成記憶工作高速化之半導體積=1化1存取規 本叙明足其他目的爲提供即使外部一 滿足以時鐘信號η循環i次比例，使行位遇信號，不 存取規格時，亦可防止$作之车 堤、化唬變化之 TT防止决工作又+導體積體電路。 广月心上述及其他目的與新式之特徵 敘述及附圖應能了解。 况月曰之 如=本中請揭示之發明中就具有代表性者概要簡單説明二ΐ體積！電路具有記憶塊，包括:記憶單元陣列、列 =私仃延擇電路、串聯·並聯變換電路、寫入放大 益 '王放大器及並聯.串聯變換電路。記憶單元陣列具有 多數個I己憶單元，將遗傅々山；、去u 、 知選擇挪子連接於字元線並將資料輸出 入端子連接於位元線。列選擇電路以時鐘信號同步声、艾列 位址選通信號變化，選㈣位址信號指定之字元線。行選 擇電路以時鐘信號同步應答行位址選通信號變化，選擇行 位㈣號指定之位元線。亭聯·並聯變換電路將外部之串 聯貧料同步於時鐘信號，變換爲並聯資料。寫入放大器將 上述串聯·並聯變換電路之輸出，並聯輸出於上述行選擇 電路選擇之多數支位元線。主放大器放大從上述行選擇電 路選擇之多數支位元線並聯輸出之並聯資料。並聯·串聯 請 先 閱 讀 背 © 之 注 意 事 項 再 填赢·1¾ 頁i 訂 線 -5- 501142 A7 B7 五、發明說明（' 變換電路將主放大器供給之並聯資料，同步於時鐘产號， 變換爲串聯資料。上述記憶塊輸人以上述時鐘信號週期之 η倍週期變化之上述行位址選通信號，而從記憶塊輸出每 行位址信㈣化之循環，同步於從記憶單元陣㈣取之時 鐘信號㈣，並聯.串聯變換之多數串聯資料，又將同步 於時鐘信號循環輸入記憶塊，串聯.並聯變換之並聯資 料，寫入記憶單元陣列。如…時鐘信次比 例，使行位址選通信號變化之#取規格，可達成記憶 高速化。 〜 經濟部智慧財產局員工消費合作社印製 I--------裝 i I (請先閱讀背面之注意事項HI寫本頁) 以獨立具備上述串聯.並聯變換電路之·聯資料輸入路 徑，與士述並聯.串聯變換電路之串聯資料輸出路徑爲 宜。於讀取工作，應答行位址選通信號之變化，從記 元陣列讀取資料後，需並聯.串聯變換時間從記輸 串賴，而於窝入工作，應、答行位址選通信號之變化， 1並聯貧料冩人記憶單元陣列前，必須完成將縣輸入記 憶塊聯資料，變換爲並聯資料之工作。此時、多預料 必須實施緊接讀取工作後指示寫入工作時，平行於將讀取 工作（牟聯資料從記憶塊輸出之工作，將寫入工作用串俨 資^預先依序串聯輸入記憶塊之工作。即從記憶塊之串H 聯3輸出時序，與向記憶塊之串聯資料輸出時序，重最 之17 fib f生同如上述由於獨立具有記憶塊之串聯資料 路徑與串聯資料輸出路徑，故對此種重叠亦能迴避資:、 衝哭’貫現有效之處理。 亦可叹置CAS輸入禁止電路，因應對上述行位址 本紙張尺度iF中國 -6 - χ29 五、發明說明（4 ) 選通信號之變化之時鐘同步時序後至上述 ί路之資料輸人確定止之上述時鐘信號循環數相當 寺待時間，禁止上述行位址選通信號之新變化輪入 CAS輸入禁止電路亦可配置於記憶塊之内外中任:—。该 因此、即使外部行位址選通信號，不滿足以時鐘^^循 :=:。使行位址選通信號變化之存取規格時':二 亦可採用CAS等待時間控制電路’輸入等待時間 號，可變控制上述CAS等待時間。此時，上述CM;: 間控制電路，即控制並聯.串聯變換電路閂鎖上述主 '女士 器並聯輸出之時序。 大 採用上述CAS等待時間控制電路時，上述Cas輸入挚止 電路’若能抑制上述行位址選通信號之新變化輸入，: 應上述等待時間設定信號意味之CAS等待時間之期間：將 經過則，則使CAS等待時間爲可變時，亦能簡單會現 CAS不需要之變化之輸入禁止控制。 ”、 發明之詳細説明 圖12係本發明有關之半導體積體電路（LSI)之一例。同圖 所示半導體積體電路1係與邏輯電路一齊混裝時鐘同步型 DRAM之邏輯混裝DRAM，形成於如單晶矽之丨個半導體基 板（半導體晶片）。雖未特別加以限制，惟半導體積體電^ 1具有：計算機控制處理部2，以匯流排相互連接；及S憶 介面部3 ;將時鐘同步型記憶部4設於上述記憶介面部3 : 上述計算機控制處理部2、記憶介面部3及記憶部4，同步 501142 A7 B7 五、發明說明（5 經濟部智慧財產局員工消費合作社印製 於工作基準時鐘信號CLK工作。工作基準時鐘信號cLk由 計時脈衝產生器（CPG)產生。上述計算機控制處理部2依程 式控制或狀態轉移控制等工作，得成爲對上述記憶部4之 存取主體之電路。上述計算機控制處理部2係例如資料處 理單元、微處理單元、或加速器單元等。上述記憶介面部 3爲了應合计鼻機控制處理部2之存取指示，於記憶部4產 生專用之選通信號，又實施因應記憶部工作速度之時序控 制。記憶邵4具有記憶控制器MCNT及多數個記憶塊 ΜΒΚ0 〜MBKn 〇 圖1係上述記憶部4之詳細一例。記憶塊ΜΒΚ0具有將省 略圖示之動態型記憶單元，配置成矩陣之記憶單元障列 1 〇。動態型記憶單元之選擇端子連接於字元線WL，資料 輸出入端子連接於互補位元線BL。雖未特別圖示，惟互補 位元線具有以感測放大器爲中心之折返位元線構造，於互 補位元線間配置預充電電路等。 列解碼器1 1係應答列位址選通信號之昇起變化，選擇以 列位址信號RAS ADR指定之字元線WL之列選擇電路。互補 位元線BL之選擇，以行解碼器1 3及行開關電路1 2實施。 行解碼器1 3產生應答列位址選通信號之降落變化，選擇多 數支並聯之以行位址信號CASADR指定之互補位元線用行 選擇信號。此外，行解碼器1 3應答依寫入允許信號V/E之 低電位之寫入工作指示，將寫入信號丨5 W激活，應答依寫 入允許信號WE之高電位之讀取工作指示，將讀取信號1 5汉 激活。行開關電路1 2依行選擇信號1 4開關工作，將讀信 .8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 請 先 閱 讀 背 面 之 注 意 事 項 再
頁 訂 線 501142 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 號1 4指示之4對互補位元線，分別接通至4對互補寫入資 料線WIO<3 :0 >與4對互補讀取資料線Ri〇<3 :〇 >。 將寫入放大器1 7 W輸出之4位元之寫入資料，並聯供給 上述互補寫入資料線WIO<3 :〇 >。又上述互補讀取資料線 RIO<3:0>將4位元之讀取資料，並聯供給主放大器17R。 寫入放大斋1 7 W具有4個寫入放大電路，應答寫入信號 1 5 W足激活，將對並聯輸入之4位元寫入資料 DIN<0 >〜DIN<3 >之放大信號，向上述互補寫入資料線 WIO<3 ·0 >，可貫現以4位元並聯輸出工作。上述至放大器 具有4個讀取放大電路，對上述讀取信號之激活產生回 應，而可將對應上述互補讀取資料線rI〇<3:〇>之輸出之放 大信號作爲4位元之讀取資料ma〇UT<0〉〜MAOUT<3>，並 聯輸出工作。 寫入資料WD之輸入路徑20與上述寫入放大器17W間， 配置_聯·並聯變換電路2 1。雖未特別加以限制，惟寫入 #料WD以數元串列供給。串聯·並聯變換電路2 1具有4 個輸入閂鎖電路22及資料閂鎖控制電路23。輸入閂鎖電 路2 2之輸入端子共通連接於輸入路徑2 〇，輸出端子個別 結合於寫入放大器17W之寫入放大電路之輸入端子。資料 問鎖控制電路2 3由於將2位元之閂鎖控制資料 DLAT<1 :〇>，同步於時鐘信號CLK解碼，產生4位元之閂 鎖板制彳§號DINL<3 :0 >，實施對應之輸入閂鎖電路2 2之閂 鎖控制。由於閂鎖控制資料DLAT<1:0>依序增加變化，以 數元串列輸入之寫入資料WD，同步於時鐘信號clK依序 被4個資料閂鎖電路22閂鎖，4個資料閂鎖電路2 2之輸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 請 先 閱 讀 背 面 之 注 意 事 項 再
?裝 頁I 訂 線 501142 A7 B7 五、發明說明（ 7 經濟部智慧財產局員工消費合作社印製 出，可得4位元並聯之寫入資料DIN<0>〜DIN<3>。 讀取資料MUXOUT之輸出路徑29與上述主放大器17R 間，配置並聯· _聯變換電路25。並聯·串聯變換電路 2 5具有4個輸出閂鎖電路2 6、輸出選擇器2 7及選擇控制電 路2 8。從主放大器1 7 R分別將讀取資料MAOUT<0 >〜 MAOUT<3 >，輸入輸出閂鎖電路2 6之輸入端子。輸出閂鎖 電路2 6之閂鎖時序由閂鎖控制信號PDOLTT控制。依閂鎖 控制信號PDOLTT之閂鎖時序，由後述輸出控制電路3 0控 制，成爲依記憶單元讀取之資料確定讀取資料 MAOUT<0>〜MAOUT<3>後之時序。 上述選擇器2 7，將輸出閂鎖電路2 6之輸出資料 DOUT<0>〜DOUT<3>，1位元逐一以選擇控制信號 MSEL<3 :0>選擇，輸出於上述輸出路徑29。選擇控制電 路28，由於將2位元之選擇控制資料MUXSEL<1 :0>，同步 於時鐘信號CLK解碼，產生4位元之選擇控制信號 MSEL<3 :0>。由於選擇控制信號MUXSEL<1 :0>依序增加 變化，輸出資料DOUT<0>〜D〇UT<3>同步於時鐘信號 CLK，依序1位元逐一輸出於輸出路徑2 9，獲得讀取資料 MUXOUT。 輸出控制電路3 0依CAS等待時間，產生上述閂鎖控制信 號PDOLTT。C AS等待時間，即指資料讀取工作時以時鐘 同步應答上述行位址選通信號CAS之降落變化時，以上述 時鐘信號CLK之相當循環數，表示其次一時鐘循環至上述 並聯·串聯變換電路25之資料輸入確定止之延遲時間。詳 言之、以時鐘信號CLK之降落（降邊fall edge)檢測行位址選 -1 〇 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 訂 線 501142
丨丨I--------.裝 (請先閱讀背面之注意事項再本頁) • I I I I I . ή^τ· 線· 經濟部智慧財產局員工消費合作社印製 迥仏k CAS之降洛時’檢測上述行位址選通信號之p条 落降邊之次一時鐘信號CLK之降邊，至上述讀取資料 DOUT<0 >4〇υτ<3 >確定狀態之時鐘信號CLK之最初降邊 止之時鐘信號CLK循環數，爲CAS等待時間。從記憶單元 陣列1〇之資料讀取工作，與依主放大器l?R之讀取資料放 大工由私路構造及電路元件之特性等一次決定。故向 外部高速輸出資料時，t以其等工作遲延時間以上設定最 接近其之延遲時間之CAS等待時間。因如上述㈤等待時 間爲相當時鐘信號CLK之循環數，故依cas等待時間之實 IV、L這時間，依罪時鐘信號CLK之頻率，即使設定同延遲 時間時，右時鐘信號CLK之頻率高，則CAS等待時間相對 大，而若時鐘信號CLK之頻率低，則CAS等待時間相對 J圖1之例中，輸出控制電路3 0輸入等待時間設定資料 FRCD<1:〇>，實現能可變控制上述CAS等待時間之CAS等 待時間控制電路。上述CAS等待時間反映於依上述問師 制信號PDOLTT之閂鎖時序。 二 圖2係上述輸出控制電路3〇之一例。輸出控制電路_ 了上述CAS等待時間之可變控制，具有：緩衝電路31與3 個閂鎖電路32〜34之串聯電路、選擇器35、非或閘36、 及等待時間設定解碼電路37。閃鎖電路32〜34以同步於鐘 信號CLK之降邊，閃鎖輸人之例如叫鎖構成，行位址選 L仏唬C AS之低私位鲢化，依序傳輸給緩衝電路3 1及閂鎖 電路3 2〜34之串聯電路。上述選擇器35輸入上述緩衝電路 3 1之車則出PCD1及閃鎖電路32〜34之輸出pCD2〜pcD4，以斗 位το之等待時間設定解碼信號pFRCD<3 :〇〉選擇其中之一 -11-
本紙張尺度翻中國國家標準（CNS)A4規袼（2f 297公釐） 501142 五、發明說明（9 ) 個被選擇之仏號藉上述非或閘3 6，於時鐘信號CLK之低 電位期間，做爲閂鎖控制信號PD〇LT丁輸出。由上述等待 時間設定，解碼電路3 7解碼2位元之等待時間設定信號 FRCDcl ·0> ’產生等待時間設定解碼信號。 圖3係依輸出控制電路3〇之資料閂鎖控制之時序圖。同 圖之例爲以等待時間設定信號FRCD<1:〇>，將CAS等待時 間設定爲4之情形。行位址選通信號CAS變化爲低電位 時，同步於緊接其後之時鐘信號CLK之降邊，行位址選通 信號CAS之變化依序做爲信號PCD1〜PCD4輸入選擇器 3 5。同圖之例因將cAS等待時間指定爲4，故選擇器3 5選 擇信號PCD4。因此，信號PCD4變化爲低電位時，從非或 閘3 6至時鐘信號CLK之低電位期間同步，將閂鎖控制信號 PDOLTT指定於咼電位。圖3之例係從行位址信號CAS之降 邊（時間t 1 )至閂鎖控制信號Pd〇lTT高電位變化（時間t 3 ) 止，確定感測放大器17R之輸出MOUT<3:0>(時間t2)，從 行位址信號CAS之降邊（時間t 1 )至時鐘信號Clk之第4循環 (時間t 4 )止，輸出閂鎖電路2 6完成閂鎖工作，確定其閂鎖 輸出資料DOUT<3 :0>。 圖4係設定4爲C AS等待時間時之讀取工作時序。行位址 選通信號C AS之降邊（時間t 1 )，由時間t 2之降邊（時間t 2 ) 檢測，從時鐘信號CLK之次一降邊至第4循環之時間t 3， 確定資料MOUT<3 :0〉，閂鎖控制信號pd〇LTT被指定，確 定讀取資料DOUT<3 :0>。其後、資料m〇UT<3 :〇>由選擇 為· 3 5選擇’做爲攀聯資料Μ X 0 U T輸出。又圖4之（a )部八 表示由主放大器1 7 R輸出列位址及行位址指定之記憶單元 •12- 参紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注意事項再本頁) ¾ 太 .線· 經濟部智慧財產局員工消費合作社印製 501142 經濟部智慧財產局員工消費合作社印製 、發明說明（1Q ) 貧料（工作。圖4之（B)部分表示由閂鎖控制信號pD〇LTT 閃鎖輸出主放大器1 7R之輸出之工作。圖4之（c)部分表示 從閂鎖輸出資料DOUT<3 :〇>將MUXSEL<1 :0>指定之資 料’以4循環依序_聯輸出於記憶塊之工作。 圖5係設定2爲CAS等待時間時之讀取工作時序。與圖4 比較、時鐘信號CLK採用相對低之時鐘頻率。行位址選通 信號CAS之降邊（時間tl)，由時間t2之降邊（時間t2)檢 測，從時鐘信號CLK之次一降邊至第2循環之時間t3，確 定資料MOUT<3:0>，閂鎖控制信號PD〇LTT被指定，確定 讀取資料DOUT<3:0>。其後、資料Μ〇υτ<3:〇>*選擇器 3 5選擇，做爲串聯資料mxout輸出。 圖6係指定CAS等待時間4於記憶塊時寫入工作後續之讀 取工作時之工作時序。圖7係指定CAS等待時間4於記憶塊 時讀取工作後續之寫入工作時之工作時序。 於寫入工作，必須應答行位址選通信號Cas之變化，將 並聯貧料寫入記憶單元陣列丨〇之前，完成將預先輸入記憶 塊之串聯資料WD0〜WD3，同步於輸入閃鎖控制信號 DINLT<〇 >〜DINLT<3〉，變換爲並聯資料之工作。於讀取 工作，應答行位址選通信號CAS之變化，從記憶單元陣列 視取並聯資料MOUT<3 ··0 >後，需要並聯·串聯變換時 間’從記憶塊輸出串聯資料D〇UT<0 >〜DOUT<3 >。 此時’如圖6所示，寫入工作後繼續指示讀取工作時， 將寫入工作用串聯資料預先依序串聯輸入記憶塊之工作， 與從記憶塊輸出依讀取工作之辛聯資料工作，並不重疊。 針對此’如圖7所示，讀取工作後繼續指示寫入工作時， (請先閱讀背面之注意事項再本頁)
· --線- -13· 501142 A7 B7 11 五、發明說明（ 請 先 閱 讀 背 面 之 注 意 事 項 再 必須平行於從記憶塊輸出依讀取工作之•聯資料，實施將 寫入工作用串聯資料預先依序串聯輸入記憶塊之工作。即 從記憶塊之串聯資料輸出時序，與向記憶塊之串聯資料輸 入時序將重疊。即使此時，因獨立具^有記憶塊之串聯資料 輸入路徑2 0與串聯資料輸出路徑2 9，故對此種重疊，並 無資料衝突，而可實現有效之存取。 訂 以上説明之記憶塊構造，與上述記憶塊ΜΒΚ0〜MBKn共 通。圖1之記憶控制器MCONT，輸入記憶塊之選擇信號 MACSEL，對選擇信號MACSEL選擇之一、或多數個記憶 塊，連接··上述串聯輸入資料WD、串聯輸出資料 MUXOUT、列位址信號RASADR、列位址選通信號RAS、 行位址信號CASADR，行位址選通信號CAS、寫入允許信 號 WE、FRCD<1 :0>、DLAT<1 :0>、MUSSEL<1 :0> 〇 對記 憶控制器MCONT之上述記憶介面部3側資料及信號WD、 MUXOUT、RASADR、RAS、CASADR、CAS、WE、 FRCD<1:0>、DLAT<1 ··0>、MUXSEL<1 :0〉，記憶控制器 MCNT之記憶塊側資料及信號WD、MUXOUT、RASADR、 RAS、CASADR、CAS、WE、FRCD<1 :0>、DLAT<1 :0〉、 MUSSEL<1 :0>，係同步於時鐘信號CLK。 經濟部智慧財產局員工消費合作社印製 由以上説明可知，CAS等待時間爲4時，時鐘信號CLK之 每6循環，列位址選通信號RAS、行位址選通信號CAS被指 定於低電位。C AS等待時間爲2時，時鐘信號CLK之每4循 環，列位址選通信號RAS、行位址選通信號CAS被指定於 低電位。上述記憶塊ΜΒΚ0〜MBKn，在每輸入上述時鐘信 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501142 五、發明說明（ 12 經濟部智慧財產局員工消費合作社印制衣 號CLK之週期之多數倍週期變化之 、上迷仃位址選通信號 CAS’行位址信號CAS變化之循環，從記憶塊輸出同步於 記憶單元陣列1〇讀取之時鐘信號CLK之循環，並聯.串巧 變換之多數串聯資料，又同步於時鐘信號CLK之循環，: 入記憶塊串聯.並聯變換之並聯資料，窝入記憶單元陣^ 10。如此，由以時鐘信號CLK之多數循環比例，使 行位址選通信號CAS變化之存取規格，即可達成記憶工作 之高速化。 " 對上述以時鐘信號CLK之多數循環之比例，使行位 址避迥仏號CAS變化之存取規格，需產生行位址選通信號 CAS，以滿足其規格。於圖12之系統，即產生行位址選& 信號CAS，以記憶介面部3滿足該規格。此時、若用頻 问之時鐘信號CLK時，行位址選通信號CAS之循環亦相 縮短，產生該信號CAS之時序寬容度亦較緊。故因噪音抑 響致時鐘信號CLK之波形變亂時，有對時鐘信號CLK之^ 位址％通彳§號CAS之無法滿足上述規格之情形發生之虞。 爲防止上述情事於未然’可採用C A S輸入禁止電路4 〇， 應上述行位址選通信號CAS之降邊至將讀取資料閂鎖於 述並聯·串聯變換電路25止之上述CaS等待時間，禁止 述行位址選通信號CAS之新變化之輸入。有關該CaS輸 禁止電路4 〇其本身之詳細情形容後敘述，惟該cas輸入 止電路4 0係如圖1例所示，可設於記憶控制器MCNT， 如圖8例所示，配置於記憶塊mbkO〜MBKn。後者，C 輸入禁止電路4 0之需要數增加，惟因可配置於行解碼 通 率 應 影 因 上 上 入 示 或
CAS 器 -15- 本紙張尺度適用ϋϊί標準（CNS)A4規格（2心297公釐） 13501142 五、發明說明（ 經濟部智慧財產局員工消費合作社印制取 13附近，故對上述CAS輸入禁止電路4〇之女文果之 比前者高。 以圖8例説明上述CAS輸入禁止電路4〇之詳細情形。圖8 係除配置CAS輸入禁止電路4〇外，與圖丨之構造相同。爲 了區別中從CAS輸入禁止電路4〇輸出之㈣ 號與輸入計，方便上用謂之符號。該行位址選通信號 ICAS，供給上述行解碼器13及輸出控制電路3〇。 圖9係上述CAS輸入禁止電路4〇之—例。CAS輸入禁止 電路40具有：緩衝電路41與3個閂鎖電路 路、選擇器4 5、非或閘4 6、非且閘4 8、4 9、非或閘5 〇、 及變換器5 1、52。閃鎖電路42〜44例如由關鎖構成，同 步於時鐘信號CLK之降邊，閂鎖輸入，將行位址選通信號 CAS之低電位變化，依序傳輸給緩衝電路4丨及閂鎖電路 42〜44。上述選擇器45輸入上述緩衝電路41之輸出^⑴及 P- 1鎖電路42〜44之輸出CD2〜CD4，由上述4位元之等待時 間設定解碼信號PFRCD<3 :0>，選擇其中之一。被選擇之 信號藉非或閘4 6，輸出於時鐘信號CLK之低電位期間，輸 出之信號經變換器5 2反轉成爲信號CASEC。 非且閘4 8、4 9構成置位·復位型觸發電路，相互將一 方輸出反饋另一方輸入，當行位址選通信號CAS變化爲低 電位時，經過非且閘4 8之工作遲延時間後，將信號CASE 反轉維持於高電位。其間、行位址選通信號IcAs，在使信 號CAS與CASE之雙方爲低電位期間，呼應產生1次脈衝變 化。此後、只要信號CASE不被反轉爲低電位，即使CAS變 (請先閱讀背面之注意事項Η
訂 -丨線· 本紙張尺度適國家標準（CNS)A4規格(21{) χ挪公爱） 501142 A7 B7 14 五、發明說明（ 化，亦能抑制ICAS之變化。由上述信號CASEC低電位’將 觸發器4 8、4 9復位使信號CASE爲低電位，以解除上述抑 制狀態。在此解除期間、信號C AS降落變化時，將其變化 反映於信號ICAS。 圖1 0係依C AS輸入禁止電路4 0之工作時序。同圖之例係 以等待時間設定信號FRCD<1 :0>，將CAS等待時間設定爲 4之情形。當行位址選通信號CAS變化爲低電位時（時間 ti)，同步於其後緊接之時鐘信號CLK之降邊（時間t2)，將 行位址選通信號CAS之變化，依序做爲信號CD1〜CD4輸入 選擇器45。又行位址選通信號CAS之低電位變化，經非且 閘4 8之工作遲延時間後，將信號CASE反轉爲高電位（時間 t 3 )，由構成觸發器之非且閘4 9之協同作用，維持其狀 態。其間、行位址選通信號IC AS，在使信號CAS與CASE 之雙方爲低電位期間，呼應產生1次脈衝變化。此後、只 要信號CASE不被反轉爲低電位，即使行位址選通信號CAS 變化，亦能抑制行位址選通信號ICAS之變化。同圖之例因 C AS等待時間指定4，故選擇器4 5選擇信號CD4。由此、 信號CD4變化爲低電位時，藉非或閘4 6及變換器5 2至時 鐘信號CLK之低電位期間同步，將信號CASEC指定於低電 位（時間t 4 )。因此將非且閘4 8、4 9構成之觸發器復位，使 信號CASE爲低電位（時間t5)，在此解除期間若信號CAS降 落變化（時間t6 )，則將其變化反映於信號ICAS。於圖1 0之 C AS等待時間4之例，時間t 3至時間t 5即爲C AS輸入禁止 循環。 17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 項
經濟部智慧財產局員工消費合作社印製 501142 五、發明說明（ 15 經濟部智慧財產局員工消費合作社印製 圖11係舉如同步讀取或半字節模式依行位址 連繽仏#“買取工作時序爲例。此亦爲將CAS等待時間^ 爲4之情形。以列位址選通信號RAm次降落 ： 選通信號CAS變化3次，連續讀取資料3次。此時、^ 述CAS輸入禁止電路4〇之作用，設…輸入禁止期間，故 其間即使因噪音等致行位址選通信號CAS有不希望之微 化，惟其並不反映於行位址選通信號ICAS， : 作得以正常進行。 、、喝取工 一因此，即使外部之行位址選通信號㈤，不滿足以時鐘 #唬η循環1次之比例使行位址選通信號變化之存取規格 時’亦可防止錯誤工作。 依Μ施形怨具體説明依本發明人之發明，惟本發明 並不文其限制’在不超出其要旨範圍，當可予各種變更。 例如串聯·並聯變換及並聯·串聯變換位元數並不限於 )位兀\而可通當加以變更。又與記憶塊一同混裝之邏輯 =並不'ϋ 1 2 ( Ρ艮制。本發明並不限於邏輯混裝DRAM， 當亦可適用於DRAM單體之半導體積體電路。 就依本申請揭示之發明中具代表性者所得效 明如下。 < 一即以時鐘信號之一定多數循環，丨次比例使行位址選通 信號變化之存取規格，即可達成記憶工作高速化。 夕又即使外邵行位址選通信號，不滿足以時鐘信號一定之 二數循％1次之比例使行位址選通信號變化之存取規格 時’亦可防止錯誤工作。 -1 8 -
(210 X 297 公釐） (請先閱讀背面之注音？事項再本頁) ;線· 16 501142 五、發明說明（ 圖式之簡要説明 細 例 圖1係本發明有關之半導體積體電路 方塊圖。 之詳 圖2係知出控制電路之一例方塊圖。 圖3係舉依輸出控制電路之資料問鎖控 之時序圖。 力作時序爲例 圖4係舉設定4爲CAS等待時間時之讀取工 時序圖。 守序爲例之 圖5係舉設定2爲CAS等待時間時之讀取工作時 時序圖。 、 圖6係舉指定C A S等待時間4於記憶塊時寫入工作後續之 讀取工作時之工作爲例之時序圖。 ^ 圖7係舉指定㈤等待時^於記憶塊時讀取工作後續之 寫入工作時之工作爲例之時序圖。 圖8係本發明有關之半導體積體電路記憶部之其他例方 塊圖。 圖9係C A S輸入禁止電路之一例方塊圖。 圖1 〇係舉依CAS輸入禁止電路之工作時序爲例之時序 圖。 經濟部智慧財產局員工消費合作社印製 圖1 1係舉依行位址選通信號之連續信號讀取工作爲例之 時序圖。 圖1 2係本發明有關之半導體積體電路之一例全部方塊 圖 元件符號之説明 -19- 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 501142 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明說明（17 ) 1 ...半導體積體電路 2 ...計算機控制處理部 3 ...記憶介面部 4 ...時鐘同步型記憶部 5···計時脈衝產生器（CPG) 1 0 ...記憶單元陣列 1 1….列解碼器 1 2 ...行開關電路 1 3 ...行解碼器 1 4 ...行選擇信號 1 5 ...寫入信號 2 0…輸入路徑 2 1 ...串聯·並聯變換電路 2 2 ...輸入閂鎖電路 2 3 ...資料閂鎖控制電路 25.. .並聯·串聯變換電路 2 6 ...輸出閂鎖電路 2 7 ...輸出選擇器 2 8 ...選擇控制電路 2 9 ...輸出路徑 3 0 ...輸出控制電路 3 1 ...緩衝電路 3 2〜3 4 ...閂鎖電路 35.. .輸出選擇器 (請先閱讀背面之注意事項再ifk本頁) 丨 太 訂-· •線- -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501142 A7 B7 五、發明說明（18 ) 3 6 ...非或閘 3 7 ...等待時間設定解碼電路 40...CAS輸入禁止電路 4 1 ...緩衝電路 4 2〜4 4 ...閂鎖電路 4 5 ...選擇器 4 6 ...非或閘 4 8、4 9 ...非且閘 5 0 ...非或閘 5 1、52.··變換器 (請先閱讀背面之注意事項再本頁) 太 -丨線· 經濟部智慧財產局員工消費合作社印製 -21- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 501142 A8 B8 C8 __________D8 六、申請專利範圍 1· 一種半導體裝置，其特徵爲含有記憶塊，上述記憶塊包 含： 記憶單元陣列，具有將選擇端子連接於字元線，並將 貧料輸出入端子連接於位元線之多數個記憶單元； 列選擇電路，以時鐘信號同步應答列位址選通信號之 變化，選擇以列位址信號指定之字元線； 行選擇電路，以時鐘信號同步應答行位址選通信號之 變化，選擇多數支並聯以列位址信號指定之字元線； 串聯·並聯變換電路，將來自外部之串聯資料同步於 時鐘信號，變換爲並聯資料； 鳥入放大器，將上述串聯·並聯變換電路之輸出，並 聯輸出於上述行選擇電路選擇之多數支位元線； 主放大器，放大從上述行選擇電路選擇之多數支位元 線並聯輸出之並聯資料；及 並聯·串聯變換電路，將從主放大器供给之並聯資料 同步於時鐘信號，變換爲串聯資料；且 將以時鐘信號週期之多數倍週期變化之上述行位址選 通信號，輸入上述記憶塊。 2·如申請專利範圍第丨項之半導體裝置，其中上述記憶塊 獨立具備：串聯·並聯變換電路之串聯資料輸t路徑； 及上述並聯· _聯變換電路之串聯資料輸出路^。 3.如申請專利範圍第1項之半導體裝置， ^ 丹甲更包含CAS 輸入‘止電路，因應從對上述行位址選通”變化 鐘信號同步時序之後，至上述並聯·串聯變換電路之資 -22- 本紙張尺度適用中國國冢標準（CNS)A4規格（210 X 297公髮）—""""---1一
    (請先閲讀背面之注意事項再i •裝 訂 -線- 六、申請專利範 園 6. 經濟部智慧財產局員工消費合作社印製 料輸入確定止之二 間，献止上〜f 处争鐘信號循環數相當之CAS等待時 4.如申；專利通信號之新變化輸入。 等待時間控制電路it半導體裝置，其中更包含CAS 制上述CAS等待:門=等待時間設定信號，可變控 問鎖並聯.心二：：時間控制電路’控制 時序。 如…路《上述主放大器之並聯輸出之 5·如申請專利範園第4項之半道 # ^ _ 入祙k兩物 ，、心牛寸肖旦衣置，其中上述CAS輸 ^ ^ ，抑制上述行位址選通信號之新變化輸入 至因應上述等待時a定信號意旨之㈤時 間即將經過前止。〒于门又時 一種電半導體裝置，其特徵爲包含： 多數字元線； 多數資料線； 多數記憶單元，配置於上述多數字元線與上述多 料線之交點； 胃 第1端子，接受第1同步信號； 第2端子，接受第2同步信號； 多數貝料傳輸開關電路，連接於上述多數資料線； 第1選擇電路，選擇對應同步於上述第丨同步信號輸 之第1位址信號之上述多數字元線中之一； @ 第2選擇電路，選擇對應同步於上述第2同步信號輪 之第2位址信號之上述多數資料傳輸開關電路中之至 個； *23- 本紙張尺度適用中國國家標準（cNS)A4規格（210 x 297公釐） 頁 入 入 少2 501142 A8 B8 C8 D8 六、申請專利範圍 資料變換電路，含輸入端子與多翁认^ 1 又致輸出端子，串聯輸 入上述輸入端子之多數第1資料， 卫聯輸出於多輸入端 子；及 傳輸路徑 經濟部智慧財產局員工消費合作社印製 上述資料變換電路之 、… <上迷多數輸出端子 足貧料，傳輸於上述多數資料傳輸開關·並人 上述第2同步信號從輸入上述第2患 口 兩予後一足期間，忽 視輸入上述第2端子之信號之電路。 7· —種電半導體裝置，其特徵爲包含： 多數字元線； 多數資料線； 多數記憶單元，配置於上述多數拿；^ t / I予疋線與上述多數資 料線之交點； 第1端子，接受第1同步信號； 第2端子，接受第2同步信號； 第3端子，接受時鐘信號； 多數資料傳輸開關電路’連接於上逑多數次料，綠 第1選擇電路，選擇對應同步於上述箓 / " 工$昂1同步信號及上 述時鐘信號輸入之第1位址信號之上诚夕如、 工迷多數罕元線中之 一; 第2選擇電路，選擇對應同步於上述s 巧弟2同步信號及 述時鐘信號輸入之第2位址信號之上诂夕a ^ 、夕數資料傳輪 關電路中之至少2個； 間 資料變換電路，含輸入端子與多數輪 ^ 本味子，串聯齡 入上述輸入知子之多數第1資料’並聯輪出於多輸入」 將 --------------裝--- (請先閱讀背面之注音？事項再填1¾頁) · --線- -24- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） 501142 A8 B8 C8 D8 六、申請專利範圍 子；及 傳輸路徑，將上述資料變換電路之上述多數輸出端子 之資料，傳輸於上述多數資料傳輸開關；並含 上述第2同步信號從輸入上述第2端子後一定期間，忽 視輸入上述第2端子之信號之電路，而 上述一定期間爲上述時鐘信號週期之一定倍之期間。 -------I--------- (請先閱讀背面之注意事項再填頁) 訂· -丨線- 經濟部智慧財產局員工消費合作社印製 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)
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