CN111630597A - 半宽度双泵数据路径 - Google Patents

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Abstract

本文揭示具有通过双泵选通信号计时的半宽度数据路径(46)或数据总线的存储器装置(10)。方法(400、420)及装置(10)可采用单个延迟链(例如，列存取选通CAS链)(202A、202B、204)来执行双泵操作。所述延迟链(202)可包含可基于所述双泵选通信号产生一个或两个脉冲的多个延迟元件(214)。还揭示用于介接的方法(400、420)，例如读取及写入方法(400、420)。

Description

半宽度双泵数据路径
技术领域
本发明涉及一种数据传送总线及数据传送总线控制，且更特定来说，涉及能够使用具有双泵时钟策略的半宽度数据路径的方法及系统。
背景技术
存储器装置(例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)或快闪存储器)通常用于电子系统中以提供存储器功能性以促进数据处理操作及/或促进可促进数据处理操作的数据存储。为此目的，这些存储器装置可具有经布置于存储器存储体中的可寻址存储器元件(例如，单元、行、列等)。存储器装置可通过输入/输出(I/O)接口提供对存储器元件的数据存取以用于处理电路(例如，处理器、微控制器、芯片上系统)。存储器装置的I/O接口可通过内部数据路径耦合到存储器元件。
在许多系统中，数据路径的宽度(例如，所输送的平行位的数目)可类似于存储器字大小。例如，128位存储器装置(例如，具有128位字的存储器装置)可具有将存储器存储体耦合到I/O接口的128位宽的数据路径。此宽数据路径及总线可能需要存储器装置中的大量芯片空间且导致来自数据线的数量的金属拥塞。随着带宽及字大小随技术增大，常规数据路径解决方案可能在相当大的程度上受到芯片空间及功率消耗需求约束。
附图说明
在阅读以下实施方式及参考图式之后可更佳理解本发明的各种方面，其中：
图1是说明根据实施例的可实施半宽度双泵数据路径的存储器装置的组织的框图；
图2是说明根据实施例的可使用全宽度单泵数据路径执行读取操作的存储器存储体存取电路的框图；
图3是说明根据实施例的可通过存储器存储体存取电路(例如图2的电路)执行的读取操作的时序图；
图4是说明根据实施例的可使用半宽度双泵数据路径执行读取操作的存储器存储体存取电路的框图；
图5是说明根据实施例的可通过存储器存储体存取电路(例如图4的电路)执行的读取操作的时序图；
图6是说明根据实施例的可与图4的存储器存储体存取电路组合使用的列存取逻辑的框图；
图7是说明根据实施例的可用于列存取逻辑(例如图6的逻辑)中的单脉冲发生器块的框图；
图8是说明根据实施例的图7的单脉冲发生器块的脉冲生成的时序图；
图9是说明根据实施例的可用于列存取逻辑(例如图6的逻辑)中的双脉冲发生器块的框图；
图10是说明根据实施例的图9的双脉冲发生器块的脉冲生成的时序图；
图11是说明根据实施例的可使用半宽度双泵数据路径执行写入操作的存储器存储体存取电路的框图；
图12是说明根据实施例的可通过存储器存储体存取电路(例如图11的电路)执行的写入操作的时序图；
图13是说明根据实施例的可与存储器存储体存取电路(例如图12的电路)组合使用的列存取逻辑的框图；
图14是根据实施例的从采用半宽度双泵数据路径的存储器装置读取数据的方法；及
图15是根据实施例的将数据写入采用半宽度双泵数据路径的存储器装置的方法。
具体实施方式
将在下文中描述一或多个特定实施例。为努力提供这些实施例的简明描述，本说明书中并未描述实际实施方案的所有特征。可了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须作出大量实施方案特定决定以实现可随不同实施方案变化的开发者的特定目标，例如与系统相关及业务相关限制的相符性。此外，可了解，此开发努力可能是复杂且耗时的，但对于受益于本发明的一般技术人员，所述开发努力仍将是设计、制作及制造的例行任务。
许多电子系统可采用存储器装置来提供数据存储功能性及/或促进数据处理操作的性能。若干存储器装置可使用可寻址存储器元件(例如，存储器单元)执行存储，所述可寻址存储器元件可经安置于存储器存储体中。存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置及/或快闪存储器装置等。电子系统中的处理电路可通过与输入/输出(I/O)接口及命令接口交互而存取(例如，读取/写入)存储器元件。作为实例，处理器可通过经由命令接口提供读取命令及/或地址而从存储器装置读取来自特定数据元件的经存储信息，且经由I/O接口检索经请求信息。
可设计存储器装置以支持指定字长度。例如，存储器装置可经编程以在所执行操作中读取经存储字或写入具有特定数据宽度(例如，128个位、64个位等)的传入字。因此，可基于字长度设计在读取及写入操作期间将I/O接口内部耦合到存储器装置的存储器存储体的数据路径。在常规系统中，数据路径可包含具有与字长度相同的宽度的数据总线。然而，随着字长度增大且数据速率增大，此类设计选择可导致具有大量数据线的数据路径，此可导致装置布局中的大量金属化及数据总线中的大功率消耗。
本文中论述的实施例涉及使用用于将I/O接口耦合到通过双泵计时(例如，选通)策略触发的存储器存储体的半宽度数据路径的系统及方法。为此目的，存储器装置可包含双泵时钟延迟链(例如，列存取逻辑；列存取选通(CAS)链)，所述双泵时钟延迟链包含能够产生单激活脉冲(例如，列时序信号)或双激活脉冲(例如，数据时序信号)的延迟元件，如下文详述。因此，单列逻辑可计时采用全宽度带宽且处理全长度字的数据传输线的级(例如列存取级)以及使用半宽度带宽操作且处理短字的级(例如数据路径驱动器及缓冲器)。因此，本文描述的时钟延迟链允许双泵计时，所述双泵计时在无数据路径、存储器存储体控制器及/或I/O接口中的电路的大量重复的情况下操作。此外，本文论述的方法及系统允许半宽度数据路径，而不需要产生偏移达半周期的延迟链的复制品。
现参考图，图1是说明存储器装置10的特定特征的简化框图。具体来说，图1的框图是说明采用半宽度双泵数据路径的DRAM存储器装置10的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征允许相较于前代DDR SDRAM有所减小的功率消耗、更大的带宽及更大存储容量。存储器装置10可包含数个存储器存储体12。存储器存储体12可(例如)为DDR5 SDRAM存储器存储体。存储器存储体12可经编程以使用具有指定长度的字操作(例如，读取及/或写入)。例如，DDR5 SDRAM存储器存储体可经编程以采用128位字。
存储器存储体12可经提供于经布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16个存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单存储器芯片(例如，SDRAM芯片)的一部分。针对DDR5，存储器存储体12可经进一步布置以形成存储体群组。例如，针对8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器存储体12，其经布置为4个存储体群组，每一存储体群组包含4个存储器存储体。例如，针对16Gb DDR5SDRAM，存储器芯片可包含32个存储器存储体12，其经布置为8个存储体群组，每一存储体群组包含4个存储器存储体。可取决于总体系统的应用及设计利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从经耦合到装置的处理电路(例如处理器或控制器)接收数个信号(例如，信号15)。处理器或控制器可提供各种信号15到存储器装置10以促进待写入存储器装置10或从存储器装置10读取的数据的发射及接收。作为信号15的实例，处理器或控制器可通过经由CA总线提供对应命令及地址而请求读取及/或写入操作。
命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用时钟信号，所述时钟信号可经提供为通过真时钟信号(Clk_t)及互补时钟信号(Clk_c)形成的差分对。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘(例如，真时钟信号的正边缘)上进入。命令接口14内的时钟输入电路接收真时钟信号(Clk_t)及互补时钟信号(Clk_c)，且产生内部时钟信号CLK。内部时钟信号CLK可经供应到内部时钟发生器(例如延迟锁定环路(DLL)电路30)。DLL电路30基于所接收的内部时钟信号CLK生成相位可控内部时钟信号LCLK。相位可控内部时钟信号LCLK经供应到(例如)I/O接口16且用作用于确定读取数据的输出时序的时序信号。内部时钟信号CLK也可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。
命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令以执行存储器中的操作。此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线40提供对对应于所述命令的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器存储体12的存取。
存储器装置10基于从外部装置(例如，处理器)接收的命令/地址信号执行操作(包含读取命令及写入命令)。在一个实施例中，命令/地址(CA)总线可为14位总线以适应命令/地址信号(CA<13:0>)。使用时钟(Clk_t及Clk_c)将命令/地址信号计时到命令接口14，如上文论述。使用所述命令在CA<13:0>总线上编码对存储器装置10内的特定存储器存储体12的存取。作为实例，请求来自存储器装置10的数据的处理器可经由输入引脚提供CS启用信号以通知存储器装置10其应对总线中可用的CA信号进行操作。为此目的，命令接口14及/或命令解码器32可接收CA信号以识别与CA信号中的地址相关联的命令及目标存储器存储体12。命令解码器32可经由总线40请求与目标存储器存储体12相关联的存储体控制电路22以激活与CA信号中的请求地址相关联的数据行或数据列。
基于经由总线40接收的命令，存储体控制块可使存储器存储体12经由数据路径46及I/O接口16提供请求数据或将经由I/O接口16接收的数据路径46中可用的数据存储于存储器存储体中。在一些实施例中，命令解码器32也可生成时序选通信号(例如，读取选通及写入选通)，其可经由总线40提供，且可用于在读取及写入操作期间同步化对存储器存储体12及数据路径46的存取。在一些实施例中，存储器存储体12可包含存储体控制电路22，所述存储体控制电路22负责提供地址解码及/或生成时序选通信号(例如，读取选通及写入选通)以促进到及来自存储器存储体12的命令的执行。
另外，命令接口14可经配置以接收数个其它命令信号。例如，裸片端接命令/地址(CA_ODT)信号可经提供以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET)可用于在(例如)通电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14也可接收命令/地址反转(CAI)信号，所述命令/地址反转(CAI)信号可经提供以反转命令/地址总线上的命令/地址信号CA<13:0>的状态，例如，取决于特定存储器装置10的命令/地址路由。也可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号，使得其可基于特定应用中的多个存储器装置的配置经交换用于启用信号到存储器装置10的特定路由。也可提供促进存储器装置10的测试的各种信号(例如测试启用(TEN)信号)。例如，TEN信号可用于将存储器装置10置于用于连接性测试的测试模式中。
命令接口14也可用于针对可检测到的特定误差提供警示信号(ALERT)到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)误差，那么可从存储器装置10发射警示信号(ALERT)。也可生成其它警示信号。此外，用于从存储器装置10发射警示信号(ALERT)的总线及引脚可在特定应用(例如使用TEN信号执行的连接性测试模式，如上文描述)期间用作输入引脚。
通过经由I/O接口16发射且接收数据信号44，利用上文论述的命令及计时信号，可发送数据到存储器装置10且可从存储器装置10发送数据。更具体来说，可在包含多个双向、半宽度数据总线的数据路径46上方发送数据到存储器存储体12或从存储器存储体12检索数据。通常在一或多个双向数据总线中发射且接收数据I/O信号(统称为DQ信号)。为了允许存储器装置10内的更高数据速率，特定存储器装置(例如DDR存储器装置)可利用数据选通信号(统称为DQS信号)。DQS信号通过发送数据的外部处理器或控制器(例如，针对写入命令)或通过存储器装置10(例如，针对读取命令)驱动。针对读取命令，DQS信号是具有预定模式的有效额外数据输出(DQ)信号。针对写入命令，DQS信号用作捕获对应输入数据的时钟信号。如同时钟信号(Clk_t及Clk_c)，数据选通(DQS)信号可经提供为数据选通信号(DQS_t/及DQS_c)的差分对以在读取及写入期间提供差分对信令。
如将了解，各种其它组件(例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(定义各种模式的可编程操作及配置)、读取/写入放大器(在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可并入存储器装置10中。因此，应理解，仅提供图1的框图来强调存储器装置10的特定功能特征以协助后续详细描述。
图2说明可安置于存储体控制电路22(例如，控制逻辑)中且可控制对存储器存储体12的存取的存储体存取电路100。存储体存取电路100针对全宽度数据路径采用单泵操作。存储体存取电路100经布置以通过控制从存储器存储体12到数据路径46的数据的存取及传输而执行读取操作。存储体存取电路100可包含选通生成块102，所述选通生成块102可生成读取选通脉冲103。如上文论述，读取选通脉冲103可通过图1中说明的命令解码器32生成。
列逻辑块104可接收读取选通脉冲103且生成列时序信号(例如列选通信号106及列存取信号108)。列选通信号106可用于激活存储器存储体12中的列。列存取信号108可用于激活读取级109，所述读取级109在所说明的实例中可包含读取放大器电路及/或误差校正电路。应注意，当前列逻辑104可用于驱动可执行其它功能性的其它类型的读取级。如下文进一步详述，列逻辑块104可在列选通信号106之间引入延迟以提供考虑存储器存储体12与读取级109之间的数据传输延迟的时序余量(timing slack)。列逻辑块104也可生成数据时序信号110。数据时序信号110可用于控制数据总线驱动器112。数据总线驱动器112可接收内部总线114中的读取数据且提供全宽度数据116到数据路径46。
图3说明存储体存取电路100中的读取操作的时序图120。所述图展示读取选通103、包含列选通信号106及列存取信号108的列时序信号、数据时序信号110及全宽度数据116之间的关系。作为参考，时序图说明列间周期(tCCD)121，其为两个列读出之间的周期且可为存储器装置的规格的部分。读取选通103可包含每tCCD一个激活脉冲122。基于激活脉冲122，列逻辑104可紧接在延迟126后在列选通信号106中生成激活脉冲124。列逻辑104可在另一延迟130之后在列存取信号108中生成另一激活脉冲128。
列逻辑104也可在数据时序信号110上生成激活脉冲132。在接收激活脉冲132之后，数据总线驱动器112可提供从存储器存储体12读取的字134作为全宽度数据116。列逻辑104可包含所产生的最后列时序信号(例如，列存取信号108)与数据时序信号110之间的延迟136以考虑内部总线114中的潜在延迟。
图4说明可采用允许通过半宽度数据路径46对来自存储器存储体12的数据存取的双泵操作的存储体存取电路150的实施例。存储体存取电路150经布置以执行读取操作。针对双泵操作，选通生成块102经配置以生成具有每读取周期两个激活脉冲的读取选通信号153，如关于图5论述。存储体存取电路150的列逻辑框154可经配置以接收具有两个激活脉冲的读取选通信号153。针对列时序信号(例如列选通信号(CS/CYS)156及列存取信号(ClkDsa/CDAE)158)，列逻辑框154可基于读取选通信号153生成单个脉冲。列选通信号156可驱动存储器存储体12，而列存取信号158可驱动读取级109。
列逻辑框154也可生成两个数据时序信号160A及160B，其可在二位总线(DBUSEn<1:0>)161中提供。时序信号160A及160B可用于分别控制数据总线驱动器162A及162B。数据总线驱动器162A及162B两者是半宽度驱动器，且可用于提供半宽度数据到半宽度数据总线166。数据总线驱动器162A及162B可各自从全宽度内部总线168接收字的一半(半宽度数据)。如下文详述，数据时序信号160A及160B可为如此使得两个数据总线驱动器162A及162B中的仅一者在特定时刻激活，从而防止半宽度数据总线166中的冲突。存储体存取电路150也可包含成组多路复用器(burst order multiplexer)169。成组次序多路复用器169可用于将字节的次序反转为消费者请求格式(例如，从大端式(big endian)到小端式(littleendian))，且可在半宽度内部总线168中提供双重分离。应注意，成组次序多路复用器169可经配置以基于时序信号160A及160B依序提供两个半宽度数据(或包含可基于时序信号160A及160B依序提供两个半宽度数据的此电路)。在此情况中，内部总线168应变为一半宽度且仅提供一组数据总线驱动器(162A或162B)。
如上文论述，实施双泵半宽度操作的存储体存取电路150允许来自全宽度电路(例如图2的存储体存取电路100)的组件的大量再利用。实际上，可重新使用存储器存储体12及接口及读取逻辑(例如读取级块109)而不需要复制。此外，成组次序多路复用器169也可存在于具有全宽度数据路径的存储器装置中，以便提供可定制格式。因此，从全宽度电路到半宽度电路的转换可实现数据路径46中的金属数量的大幅减少，而不大量复制存储器装置10中的逻辑。
图5说明存储体存取电路150中的读取操作的时序图170。所述图展示读取选通153、包含列选通信号(CS/CYS)156及列存取信号(ClkDsa/CDAE)158的列时序信号、数据时序信号(DBUSEn<0>及DBUSEn<1>)160A及160B及半宽度数据166之间的关系。作为参考，时序图说明列间周期(tCCD)121，其为两个列读出之间的周期且可为存储器装置的规格的部分。读取选通153可包含两个激活脉冲172及188，其可间隔达一半tCCD周期171。基于第一激活脉冲172，列逻辑154可紧接在延迟176后在列选通信号156中生成激活脉冲174。列逻辑154可在另一延迟180之后在列存取信号158中生成另一激活脉冲178。
列逻辑154可在第一数据时序信号160A上生成激活脉冲182。激活脉冲182可基于读取选通153的第一激活脉冲172。列逻辑154可在第一激活脉冲172与第一数据时序信号160A上的激活脉冲182之间引入总延迟186。在接收此激活脉冲182之后，第一数据总线驱动器162A可提供字184的前半部作为半宽度数据166。列逻辑154也可在第二数据时序信号160B上生成激活脉冲190。激活脉冲190可基于读取选通153的第二激活脉冲188。列逻辑154可在第二激活脉冲188与第二数据时序信号160B上的激活脉冲190之间引入相同总延迟186。在接收此激活脉冲190之后，第二数据总线驱动器162B可提供字192的后半部作为半宽度数据166。如上文论述，数据时序信号160A及160B经协调使得字184的前半部及字192的后半部并不在数据路径46的数据总线166中冲突。
图6中的框图200说明列逻辑154的实施例。所说明的列逻辑154包含延迟块202A、202B及204的链。第一延迟块202A可接收数据选通信号153，且可产生列选通信号156。延迟块202A也可提供经延迟数据选通信号206到第二延迟块202B。第二延迟块202B可提供列存取信号158以及经延迟数据选通信号208到第三延迟块204。延迟块204可提供数据时序信号106A及160B。在此实例中，列逻辑可具有包含单个脉冲发生器的延迟块202A及202B，及包含双脉冲发生器的延迟块204。如下文详述，单个脉冲发生器基于双泵选通信号153产生单个激活脉冲，而双脉冲发生器基于双泵选通信号153生成偏移达一半周期的两个激活脉冲。
图7中说明具有单个脉冲发生器的延迟块202。延迟块202可接收选通信号212且使用延迟元件214可产生经延迟选通信号216。经延迟选通信号216可经提供到链的下一延迟块，如图6中说明。经延迟选通信号216也可经提供到单个脉冲发生器217。使用图8的时序图203提供单个脉冲发生器217的操作的描述。单个脉冲发生器217可具有接收经延迟选通信号216的锁存器220。锁存器220也可经耦合到反馈环路中的反相器222。布置可输出启用脉冲信号224，当锁存器220从经延迟选通信号216接收触发边缘(例如，逻辑高到逻辑低边缘)时，所述启用脉冲信号224在两个状态之间切换(例如，在逻辑高与逻辑低之间切换)。如在时序图203中示范，当经延迟选通信号216呈现触发边缘(例如，脉冲219A及219B的边缘)时，启用脉冲信号224切换(例如，边缘225)。逻辑元件226可基于启用脉冲信号224门控经延迟选通信号216，导致略过经延迟选通信号216中的每两个脉冲的一个脉冲的输出信号228。实际上，输出信号228包含基于第一脉冲219A的激活脉冲229A，但在第二脉冲219B的区中的区229B中不具有激活脉冲。
图9中说明具有双脉冲发生器的延迟块204。延迟块204可接收选通信号232且使用延迟元件214可产生经延迟选通信号234。经延迟选通信号234可经提供到双脉冲发生器237。使用图10的时序图205提供双脉冲发生器237的操作的描述。双脉冲发生器237可包含接收经延迟选通信号234的锁存器240。锁存器240也经耦合到反馈环路中的反相器242。布置可输出第一启用信号244，当锁存器240从经延迟选通信号234接收触发边缘时，所述第一启用脉冲信号224在两个状态之间切换(例如，在逻辑高与逻辑低之间切换)。布置也可输出第二启用信号246，所述第二启用信号246与第一启用信号244互补。如在时序图205中示范，当延迟选通信号234呈现触发边缘时，第一启用信号244及第二启用信号246切换。此外，应注意，第一启用信号244及第二启用信号246始终是互补的。逻辑元件248可基于第一启用信号244门控经延迟选通信号234，而逻辑元件250基于第二启用信号246门控经延迟选通信号234。因此，双脉冲发生器237可提供提供对应于经延迟选通信号234的第一激活脉冲235A的脉冲253A的第一输出252A及提供对应于经延迟选通信号234的第二激活脉冲235B的脉冲253B的第二输出252B。
图11说明可采用允许通过数据路径46的半宽度数据总线366将数据存储于存储器存储体12中的双泵操作的存储体存取电路350的实施例。存储体存取电路350经布置以执行写入操作。针对双泵操作，选通生成块102经配置以生成具有每写入周期两个激活脉冲的写入选通信号353，如下文在图12的论述中详述。写入选通信号353可基本上类似于图4的读取选通信号153。存储体存取电路350的列逻辑354可经配置以接收具有两个激活脉冲的写入选通信号353。针对列时序信号(例如列选通信号356及列存取信号358)，列逻辑354可基于写入选通信号353生成单个脉冲。列选通信号356可驱动存储器存储体12，而列存取信号358可驱动写入级块359。
列逻辑354也可生成两个数据时序信号360A及360B，其可在二位总线361中提供。数据时序信号360A及360B可用于分别控制输入缓冲器362A及362B。输入缓冲器362A及362B两者是半宽度缓冲器，且可用于存储半宽度数据路径46的经接收半宽度数据366。输入缓冲器362A及362B可各自提供经接收半宽度数据366到全宽度内部总线368。如下文详述，数据时序信号360A及360B可为如此使得两个输入缓冲器362A及362B中的仅一者每次锁存半宽度数据366。存储体存取电路350也可包含成组次序多路复用器352。成组次序多路复用器352可用于响应于消费者请求格式将字节的次序反转(例如，从大端式到小端式)，且可在全宽度内部总线368中执行半字的级联。如同上文的存储体存取电路150，实施双泵半宽度操作的存储体存取电路350允许来自全宽度电路的组件的大量再利用。实际上，可重新使用来自经编程用于配合全宽度数据路径使用的写入电路的存储器存储体12及接口及写入逻辑(例如写入级块359)而不需要复制。因此，从全宽度电路到半宽度电路的转换可实现数据路径46中的金属数量的大幅减少，而不大量复制存储器装置10中的逻辑。应注意，成组次序多路复用器352可经配置以基于时序信号360A及360B依序接收两个半宽度数据(或包含可基于时序信号360A及360B依序接收两个半宽度数据的此电路)。在此情况中，内部总线368应为半宽度总线且可使用单组输入缓冲器(362A或362B)。
图12说明存储体存取电路350中的写入操作的时序图370。所述图展示写入选通信号353、包含列选通信号356及列存取信号358的列时序信号、数据时序信号360A及360B及半宽度数据366之间的关系。作为参考，时序图说明列间周期(tCCD)121，其为两个列写入操作之间的周期且可为存储器装置的规格的部分。写入选通信号353可包含两个激活脉冲362及372，其可间隔达一半tCCD周期。基于第一激活脉冲362，列逻辑354可在第一数据时序信号360A中生成激活脉冲364。激活脉冲364可使输入缓冲器362A锁存来自半宽度数据366的第一字384。基于第二激活脉冲372，列逻辑354可在第二数据时序信号360B中生成激活脉冲374。激活脉冲374可使输入缓冲器362B锁存来自半宽度数据366的第二字392。紧接在第二激活脉冲372后，全宽度内部总线368可具有用于写入于存储器存储体12中的全字。
列逻辑354可基于第二激活脉冲372紧接在一延迟后在列存取信号378中生成激活脉冲374。在另一延迟之后，列逻辑354可在列选通信号356中生成激活脉冲380。在写入操作期间，与在上文描述的系统中使用读取选通153的第一激活脉冲相比，列逻辑354可采用写入选通信号353的第二激活脉冲。可制作设计差异来考虑读取操作与写入操作之间的不同。还应注意，归因于写入操作期间的数据的方向，数据时序信号360B可在列激活信号(例如列存取信号358及列选通信号356)之前是有效的。
图13中的框图380说明加强上述的激活次序的列逻辑354的实施例。所说明的列逻辑354包含延迟块204、202C及202D的链。第一延迟块204可接收写入选通信号353，且可产生数据时序信号360A及360B。延迟块204也可提供经延迟选通信号到链中的第二延迟块202C。第二延迟块202C可提供列存取信号358以及经延迟数据选通信号到第三延迟块202D。第三延迟块202D可提供列选通信号356。在此实例中，列逻辑354可具有包含单个脉冲发生器的延迟块202C及202D，及包含双脉冲发生器的延迟块204。延迟块202C及202D可类似于图7的延迟块202，且延迟块204可类似于图9的延迟块204。
图14的流程图400及图15的流程图420描述呈现本文论述的优势的所论述电路的操作方法。流程图400描述电路使用双泵半宽度数据路径执行读取操作的方法。流程图400可包含基于第一泵(例如，双泵选通信号的第一激活脉冲)使用存储体激活信号从存储器阵列12读取数据(例如，全宽度字)的过程402。在过程404中，验证及处理电路可处理如通过经延迟单泵计时的全宽度字。验证及处理电路可为误差校正码(ECC)电路、放大电路、次序重布置电路、数据反转电路等。在过程406中，全宽度字可使用分离电路分离。分离电路可产生经划分字，其可使用双泵选通信号多路复用。为此目的，电路可分离全宽度内部总线且提供全宽度字的相应一半到单独驱动器。在过程408中，驱动器可写入到半宽度数据路径。
流程图420描述电路使用双泵半宽度数据路径执行写入操作的方法。流程图420可包含如上文论述从半宽度数据路径检索待存储于存储器阵列12中的数据的过程422。在过程422中，输入电路可采用双泵选通信号来接收且存储(例如，锁存)两个半宽度字以复原全宽度字。级联电路可在过程424中级联所述字。在过程426中，验证及处理电路可处理如通过经延迟单泵计时的全宽度字。验证及处理电路可为误差校正码(ECC)电路、缓冲器电路、时序、及放大电路、次序重布置电路、数据反转电路等。经延迟单泵可为双泵选通信号的第二激活信号。在过程428中，基于另一延迟单泵，存储器阵列12可在接收存储体激活信号之后紧接在通过验证及处理电路的操作后存储全宽度字。
本文描述的实施例可用于允许存储器装置在存储器装置的存储器存储体及I/O接口之间采用半宽度总线及/或数据路径。为此目的，本文描述的实施例可包含接口电路(例如，数据总线驱动器及输入缓冲器)，所述接口电路经安置于存储体控制电路中且可使用具有可小于存储器装置的存储器单元的数据宽度的数据宽度的短字进行操作。可基于数据路径宽度确定短字的数据宽度。例如，数据路径可具有存储器装置中的字宽度的数据宽度的一半、四分之一或八分之一。虽然上文描述的实施例聚焦于其中数据路径是半带宽的系统，但可通过调整存储体逻辑以使用具有多个激活脉冲的选通信号操作而获得采用更小数据路径的系统。
本文描述的用于操作存储器装置的方法及系统允许减少数据路径而不实质影响存储器装置及/或存储器装置组件的大小，这是由于其并不依赖于电路的复制(duplication或replication)或额外延迟链(例如，CAS链)的产生。此外，可使用与全宽度数据路径兼容的电路的大量再利用获得方法及系统。因而，来自数据路径宽度的减少的金属化的减少可在总线控制电路中无大量设计负担的情况下发生。本文论述的方法可用于改进动态随机存取存储器(DRAM)装置、同步DRAM(SDRAM)装置、双倍数据速率(DDR)存储器装置、快闪存储器装置、静态随机存取(SRAM)装置或可采用内部总线的任何其它存储器装置的操作。
虽然本发明陈述的实施例可易受各种修改及替代形式影响，但特定实施例已在图式中通过实例展示且已在本文中详细描述。然而，可理解，本发明不希望限于所揭示的特定形式。本发明将涵盖落入如由所附权利要求书定义的本发明的精神及范围内的所有修改、等效物及替代例。

Claims (24)

1.一种存储器装置，其包括：
存储器存储体，其包括存储器单元，其中所述存储器单元中的每一者包括具有第一数据宽度的相应存储字；
数据路径，其包括数据总线，其中所述数据总线具有小于所述第一数据宽度的第二数据宽度；
分离电路，其经配置以将经存储字分离成多个短字，每一短字具有所述第二数据宽度；
第一数据总线驱动器，其经配置以接收所述多个短字中的第一短字；
第二数据总线驱动器，其经配置以接收所述多个短字中的第二短字；及
控制逻辑，其经配置以：
接收选通信号，其包括周期中的第一脉冲及第二脉冲；
使所述第一数据总线驱动器基于所述第一脉冲将所述第一短字写入所述数据总线；及
使所述第二数据总线驱动器基于所述第二脉冲将所述第二短字写入所述数据总线。
2.根据权利要求1所述的存储器装置，其包括：
第一输入缓冲器，其经配置以接收第二多个短字中的第三短字；
第二输入缓冲器，其经配置以接收所述第二多个短字中的第四短字；及
级联电路，其经配置以将所述第二多个短字合并为待存储于所述存储器存储体中的经接收字；及
其中所述控制逻辑经配置以：
接收所述选通信号；
使所述第一输入缓冲器基于所述第一脉冲锁存来自所述数据路径的所述第三短字；
使所述第二输入缓冲器基于所述第二脉冲锁存来自所述数据路径的所述第四短字；及
使所述存储器存储体基于所述第二脉冲存储所述经接收字。
3.根据权利要求2所述的存储器装置，其中所述级联电路包括重新排序电路。
4.根据权利要求2所述的存储器装置，其包括写入级块，所述写入级块经配置以从所述级联电路接收所述经接收字，且其中所述控制逻辑经配置以使所述写入级块基于所述第二脉冲操作。
5.根据权利要求4所述的存储器装置，其中所述写入级块包括误差校正码ECC电路。
6.根据权利要求1所述的存储器装置，其中所述控制逻辑经配置以使所述存储器存储体基于所述第一脉冲将所述经存储字提供到所述分离电路。
7.根据权利要求1所述的存储器装置，其中所述分离电路包括多路复用重新排序电路。
8.根据权利要求1所述的存储器装置，其包括读取级块，所述读取级块经配置以从所述存储器存储体接收所述经存储字，且其中所述控制逻辑经配置以使所述读取级块基于所述第一脉冲操作。
9.根据权利要求1所述的存储器装置，其中所述第一数据宽度包括128个位，所述第二数据宽度包括64个位，且所述多个短字包括两个短字。
10.根据权利要求1所述的存储器装置，其包括经配置以接收所述多个短字中的第五短字的第三数据总线驱动器、经配置以接收所述多个短字中的第六短字的第四数据总线驱动器，其中所述选通信号包括第三脉冲及第四脉冲，且其中所述控制逻辑经配置以使所述第三数据总线驱动器基于所述第三脉冲将所述第五短字写入所述数据总线，且使所述第四数据总线驱动器基于所述第四脉冲将所述第六短字写入所述数据总线。
11.根据权利要求1所述的存储器装置，其中所述存储器装置包括双倍数据速率DDR存储器装置、快闪存储器装置、静态随机存取SRAM装置或其任何组合。
12.一种存储器装置，其包括：
命令接口，其经配置以接收指令集的指令且基于所述指令将指令信号提供到存储器存储体；
存储器存储体控制器，其经配置以接收所述指令信号，其中所述存储器存储体控制器经耦合到所述存储器存储体及数据路径，其中所述存储器存储体包括存储于其中的字，所述字具有第一宽度，且所述数据路径具有等于所述第一宽度的一半的第二宽度，且其中所述存储器存储体控制器包括延迟链，所述延迟链包括：
第一延迟元件，其经配置以接收包括每周期的第一脉冲及第二脉冲的选通信号且提供每周期的第一激活脉冲到所述存储器存储体；及
第二延迟元件，其经耦合到所述第一延迟元件且经配置以接收所述选通信号且产生每周期的第二激活脉冲及第三激活脉冲。
13.根据权利要求12所述的存储器装置，其中所述指令集包括读取指令，且其中，在接收对应于所述读取指令的所述指令信号之后，所述延迟链经配置以：
使所述第一延迟元件提供所述第一激活脉冲以从所述存储器存储体检索第一字，其中所述第一激活脉冲是基于所述选通信号的所述第一脉冲且所述第一字包括第一短字及第二短字；
使所述第二延迟元件提供所述第二激活脉冲到第一驱动器以将所述第一短字写入所述数据路径；及
使所述第二延迟元件提供所述第三激活脉冲到第二驱动器以将所述第二短字写入所述数据路径。
14.根据权利要求12所述的存储器装置，其中所述指令集包括写入指令，且其中，在接收对应于所述写入指令的所述指令信号之后，所述延迟链经配置以：
使所述第二延迟元件提供所述第二激活脉冲到第一输入缓冲器以从所述数据路径接收第一短字；
使所述第二延迟元件提供所述第三激活脉冲到第二输入缓冲器以从所述数据路径接收第二短字；及
使所述第一延迟元件提供所述第一激活脉冲以存储包括所述第一短字及所述第二短字的第二字，其中所述第一激活脉冲是基于所述选通信号的所述第二脉冲。
15.根据权利要求12所述的存储器装置，其中所述第一宽度包括128个位且所述第二宽度包括64个位。
16.根据权利要求12所述的存储器装置，其中所述存储器装置包括动态随机存取存储器DRAM装置、同步DRAM SDRAM、双倍数据速率DDR存储器装置、快闪存储器装置、静态随机存取SRAM装置或其任何组合。
17.根据权利要求12所述的存储器装置，其包括误差校正码ECC电路及第三延迟元件，所述第三延迟元件经配置以接收所述选通信号且提供每周期的第四激活脉冲到所述ECC电路。
18.根据权利要求12所述的存储器装置，其中所述周期包括列间周期tCCD。
19.一种操作存储器装置的延迟元件的方法，其包括：
接收包括第一脉冲及第二脉冲的选通信号；
基于所述第一脉冲将第一激活信号提供到耦合到数据路径的第一接口电路，其中所述数据路径及所述第一接口电路包括第一数据宽度；
基于所述第二脉冲将第二激活信号提供到耦合到所述数据路径的第二接口电路；及
基于所述第一脉冲将存储体激活信号提供到存储器存储体。
20.根据权利要求19所述的方法，其包括：
通过所述存储器装置接收读取操作请求；及
在提供所述存储体激活信号之后且在提供所述第一激活信号之前延迟所述第一脉冲。
21.根据权利要求19所述的方法，其包括：
通过所述存储器装置接收写入操作请求；及
在提供所述第一激活信号之后且在提供所述存储体激活信号之前延迟所述第一脉冲。
22.一种存储器装置，其包括：
第一数据总线，其经配置以具有第一数据宽度；
存储器阵列，其经耦合到所述第一数据总线；
第二数据总线，其经配置以具有小于所述第一数据宽度的第二数据宽度；
控制逻辑，其经配置以：
接收包括第一脉冲及第二脉冲的选通信号；
响应于所述第一脉冲提供第一时序信号；及
响应于第二脉冲提供第二时序信号；及
电路，其经耦合于所述第一数据总线与所述第二数据总线之间，且经配置以执行第一操作及第二操作中的至少一者，其中：
所述第一操作包括将从所述第一数据总线接收的传出字分离成至少两个传出短字，及响应于所述第一时序信号及所述第二时序信号依序将所述至少两个传出短字提供到所述第二数据总线；及
所述第二操作包括响应于所述第一时序信号及所述第二时序信号从所述第二数据总线接收至少两个传入短字，将所述两个传入短字组合为传入字且将所述传入字提供到所述第一数据总线。
23.根据权利要求22所述的存储器装置，其中所述电路包括第一驱动器及第二驱动器，其中所述第一驱动器经配置以接收所述至少两个传出短字中的第一短字且响应于所述第一时序信号将所述第一短字提供到所述第二数据总线，且其中所述第二驱动器经配置以接收所述至少两个传出短字中的第二短字且响应于所述第二时序信号将所述第二短字提供到所述第二数据总线。
24.根据权利要求22所述的存储器装置，其中所述电路包括第一输入缓冲器及第二输入缓冲器，其中所述第一输入缓冲器经配置以接收所述至少两个传入短字中的第三短字且响应于所述第一时序信号将所述第三短字提供到所述第一数据总线的第一部分，且其中所述第二输入缓冲器经配置以接收所述至少两个传入短字中的第四短字且响应于所述第二时序信号将所述第四短字提供到所述第一数据总线的第二部分。
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