TWI243473B - Semiconductor integrated circuit device - Google Patents

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TWI243473B
TWI243473B TW093137779A TW93137779A TWI243473B TW I243473 B TWI243473 B TW I243473B TW 093137779 A TW093137779 A TW 093137779A TW 93137779 A TW93137779 A TW 93137779A TW I243473 B TWI243473 B TW I243473B
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Hiroki Fujisawa
Shuichi Kubouchi
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Elpida Memory Inc
Hitachi Ulsi Sys Co Ltd
Hitachi Ltd
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Description

Γ243473 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種具有同步動態隨機存取記憶體 (synchronous dynamic random access memory, SDRAM) 5 亦 即一個與時脈（Cl〇Ck)同步之動態隨機存取記憶體 (DRAM)，之半導體積體電路裝置；尤指一種雙倍資料速率 (double data rate，DDR)同步動態隨機存取記憶體 (SDRAM) 〇 【先前技術】 SDRAM(synchronous dynamic random access memory) 和一外部時脈（external clock)同步以進行外部記憶體動 作。一般的SDRAM在每一個時脈週期（clock cycle)接收或 者傳送資料。相反地，DDR(double data rate) SDRAM會在 每一個時脈週期的上升緣（rising edge)及下降緣（falling edge)傳送資料。因此，DDR SDRAM的資料傳輸速度為一 般的 SDRAM 的一倍。DDR SDRAM 包含有 DDR-I SDRAM 及 DDR-II SDRAM 兩種，DDR-II SDRAM 為 DDR-I SDRAM 改良版。 在 DDR-I SDRAM 裡，寫入延遲（write latency，WL)為 一常數1(亦即WL=1)。寫入延遲WL指的是從一寫入命令 及位址（aDDRess)輸入至晶片（chip)内，到資料寫入至此晶 片之此寫入位址處時，所需之時脈週期tCK數目。 新的DDR-II SDRAM標準，包含了一個值為變數的附 2130-6716-PF 5 1243473 加延遲（additive iatenCy， AL)，其寫入延遲 WL亦為變 數。且其使得寫入延遲WL的值最高可達到8。因此增加了 需將一外部輪入位址訊號保持在晶片内之時間，故所需要 的電路數亦增加。必須抑制增加之電路數。 第一圖為一習知之DDR-I SDRAM於寫入操作時之波 形圖。 如第2圖所示，此一習知的DDR-Ι SDRAM包含有一 個輸入缓衝器（input buffer)ll以及一個命令解碼器 (command decoder) 12連接至此輸入緩衝器11。此輸入緩衝 器11接收一時脈輸入CLK、一命令輸入command、以及 一位址輸入aDDRess，且輸出一位址訊aDDRess PA(為第1 圖所示之PA)以及一時脈訊號PACLK(為第1圖所示之 PACLK)。命令解碼器12將經由輸入緩衝器11輸入之一寫 入命令（write command，第1圖所示之WRITE)解碼，再輸 出一解碼輸出 MDCAT。一行位址鎖存電路（column aDDRess latch circuit)13接收時脈訊號PACLK、位址訊號 aDDRess PA 以及一延遲控制訊號（latency control signal)LCS，接著將位址訊號aDDRess PA鎖住，再輸出一 行位址訊號（column aDDRess CAT)(即第1圖之CAT )。一 YS(Y selection:行選擇 column selection)鎖存電路（latch circuit) 14接收已解碼之輸出訊號MDCAT，及延遲控制訊 號LCS，輸出一行選擇（YS，column selection)控制訊號 MDCAYST(第 1 圖之 MDCAYST)。 如同前述，第1圖之DDR-I SDRAM之寫入延遲（write 2130-6716-P? 6 1243473 latency，WL)為一個常數1。假設時脈週期用tCK來表示， 則此DDR-I SDRAM的等待時間（waiting time)則包括了將 寫入命令WRITE輸入至晶片内所費之一時脈週期，以及之 後之一時脈週期（亦即，WL + tCK=2tCK)。在這之後的時脈 避瑚内，DDR-I SDRAM會在記憶單元（memory cell)内之輸 入位址（aDDRess)處（亦即與寫入命令WRITE同時輸入之 之輪入位址）將資料（data)寫入。也就是在2tCK(=WL + tCK) 之後的一時間週期裡，記憶單元（memory cell)内之輸入位 止（aDDRess)處已寫入資料。因此，位址必須保持3tCK的 時間，包括了將資料寫入記憶單元内之位址處所耗之一時 脈週期。 如第2圖所示，為滿足所需，DDR_I SDRAM必須包含 有—3 位元（bit)延遲計數器電路（latency counter eifcuit)20，且其包含了六個串連的延遲電路（第一圖之F/F #0，·····， F/F #5)予每一位址。 原因如下：在一 DDR-I SDRAM内，因寫入命令輸入 〶曰片，資料會在兩個時間週期（常數值）後寫入記憶單元。 因此，用來寫入資料之位址必須一直保存在晶片内一直到 寫入命令輸入之後的三週期後。在這種狀況下，若一位址 保存電路（aDDRess holding circuit)，如下由 D(delay)型正 反器（flipflop)組成，則需要有如第1圖所示之6個D型正 反器：F/F #0·.··· F/F #5。兩個串連的D型正反器可以在輸 入時脈PACLK及一具反向相位之時脈PACLK時，將位址 保存一個時脈週期。在此，一組兩個D型正反器（F/F)表示 2130-6716-PF 7 1243473 —位元’六個D型正反器（F/F)則表示3位元。 如第2圖所示，一 2位元輸出選擇器（2_Μί⑽印加 Sel^tor)2丨連接至3位元延遲計數器電路2〇的輸出。此輸 出選擇器由延遲控制訊號（latency c〇ntr〇1 signal)Lcs、一讀 出控制訊號（read contr〇i signai)MCRDT以及一寫入控制吒 號（write control signal)MCWRT所控制，在寫入及讀出操 作4，根據預定之不同延遲，將延遲計數器電路2〇之輸出 輸出為一 column aDDRess CAT 訊號。 ys 鎖存電路（column selecti〇n latch circu⑴i4 包含有 一用來接收解碼輸出MDCAT之3位元延遲計數器電路3〇 以及一 2位元輸出選擇器31。3位元延遲計數器電路⑽與 3位元延遲計數器電路2〇有一樣的組態，而2位元輸出選 擇器31則是與2位元輸出選擇器21具有相同的組態。 4元t遲。十數器電路3〇的輸出連接至2位元輸出選 擇器3 1此輸出選擇器3 1由延遲控制訊號（latency control Signal)LCS、頃出控制訊號（read control signal)MCRDT 以 及寫入控制吼號（write control signal)MCWRT所控制，在 寫入及碩出操作時，根據預定之不同延遲，將延遲計數器 電路30的輸出輸出為一 ys控制訊號mdcAYST。 第3圖為一第二習知半導體積體電路裝置DDR-II SDRAM之寫入操作時之波形圖。 如第4圖所示，一第二習知半導體積體電路裝置 DDR_n SDRAM ’包含有一個輸入缓衝器（input buffer) 110 個命令解碼器（command decoder) 1 20 連接至
2130-6716-PF 8 1243473 此輸入缓衝器1 1 〇。此輸入缓衝器丨丨0接收一時脈輸入 CLK、一命令輸入command、以及一位址輸入aDDRess， 輸出一位址訊號aDDRess PA (為第3圖所示之PA)以及一 時脈訊號PACLK(為第3圖所示之PACLK)。命令解碼器120 將經由輸入緩衝器 Π0輸入之一寫入命令（write command，第3圖所示之WRITE)解碼，再輸出一解碼輸出 MDCAT。一行位址鎖存電路（c〇lumn aDDRess latch circuit)130接收時脈訊號PACLK、位址訊號aDDRess PA 以及一延遲控制訊號（latency control signal)LCS，接著將位 址訊號aDDRess PA鎖住，再輸出一行位址訊號（column aDDRess CAT)(即第 3 圖之 CAT )。一 YS(Y selection:行 選擇 column selection)鎖存電路（latch circuit) 140 接收已 解碼之輸出訊號MDCAT，及延遲控制訊號LCS，輸出一行 選擇（YS，column selection)控制訊號 MDCAYST(第 3 圖之 MDCAYST)。 第3圖為輸入訊號至晶片（DDR-II SDRAM)及YS(行選 擇，column selection)初始訊號（initiation signal)之操作波 形圖。此 DDR-II SDRAM 採取了一種新方法 Posted/C AS (Column ADDRess Strobe)，以及一附力口延遲 (additive latency)AL則被加入此方法内用來當作是一參 數。接尾詞/CAS 表示行位址閃控（column aDDRess strobe)。此 Posted/CAS 方法讓行命令（column command)， 例如READ以及WRITE，能預先輸入至晶片内。在給AL 之一預定的延遲集之後，此READ或WRITE命令在晶片内 2130-6716-PF 9 1243473 部發佈。此外，寫入延遲WL為一變數，且其由AL及行位 址閃控延遲（/CAS latency) CL決定。在此，寫入延遲WL 可表示為WL = (AL + CL-1)。當AL = 4，CL = 5時，寫入延遲 WL的最大值則為8(也就是WL = (AL + CL-1) = 4 + 5-1)。 在此DDR-II SDRAM裡，因一寫入命令輸入晶片内， 在（WL + 2tCK)時脈週期後，資料被寫入記憶單元内之一特 定位址處。例如，當寫入延遲WL為8時，其操作如下。 此DDR-II SDRAM具有一包含有8( = WL)時脈週期之等待 時間，為自輸入一寫入命令WRITE至晶片起的第一個時脈 週期到第八個時脈週期以及兩個在八個時脈週期之後之時 脈週期（2tCK)。在這之後的一時脈週期，DDR-II SDRAM， 將資料（data)寫入記憶單元（memory cell)内之輸入位址 (aDDRess)處（亦即與寫入命令WRITE同時輸入之輸入位 址）。也就是在10tCK(=WL + 2tCK)之後的一時脈週期，資 料已被寫入記憶單元（memory cell)内之輸入位址處。因 此，位址必須保持1 ItCK的時間，包括了將資料寫入記憶 單元内之位址處所耗之一時脈週期。 如第4圖所示，為滿足所需，DDR-I SDRAM必須包含 有一 11 位元（bit)延遲計數器電路（latency counter circuit)200，且其包含了 22個串連延遲電路（第3圖之F/F #0，.....， F/F #2 1)予每一位址，因而很明顯地增加了電 路數目。 原因如下：在一 DDR-II SDRAM，由輸入寫入命令至 晶片内至資料寫入晶片，此一規格需要最大11個時脈週 2130-6716-PF 10 1243473 位址必須保存在晶片内11個時脈週期。 若一位址保存電路（aDDRess holding circuit)，由之寸 之D(delay)型正反器（flipfl〇pxF/Fs)組成，則需要有如第3
圖所不之22個D型正反器·· F/F #0，... ， F • r/r以丄。此外， D型正反器的數目為變數，需要有額外的電路以改變D 正反器的數目。 如弟4圖所示，一 n位元輸出選擇器（2灿的咖 selector)21〇連接至^位元延遲計數器電路2⑻的輸出。 此輸出選擇器210由延遲控制訊號〇atency⑶此⑴ s!gnal)LCS所控制，將延遲計數器電路2〇〇之輸出輸出為 一 column aDDRess CAT 訊號。 ys鎖存電路（column selecti〇n latch加叫14〇包含有 一用來接收解碼輸Hi MDCAT之u位元延遲計數器電路 3〇〇以及-11位元輸出選擇器31()。1位元延遲計數器電 路300與U位元延遲計數器電路2〇〇有一樣的組態，而" 位元輸出選擇器310則是與W立元輸出選#||21〇具有相 同的組態。 11位兀延遲计數器電路3 00的輸出連接至η位元輸出 選擇器31〇。此輪出選擇器-310纟延遲控制訊號（1伽叮 ⑽rn>l signal)LCS所控制，在寫人及讀出操作時，將延遲 »十數器電路300的輸出輸出為_ Ys控制訊號。 此外’公開號2000-276877之日本專利申請案揭露了 一 SDRAM，其包含有posted CAS延遲功能，為一關於上 述兩種習知技術之SDRAM。另夕卜公開號2〇〇2_25255之
2130-6716-PF 11 1243473 日本專利中’案揭露了—雙倍資料速率（ddR)sdram，公 開號2002-133866之日本專利申請案則揭露了 一具有 posted CAS 功能之 SDRAM。 【發明内容】 因此，本發明之目的在於提供一具有簡單的電路组態 之半導體積體電路。 根據上述之目的，本發明之第一實施例，一種半導體 積體電路哀置，接收—命令（command)及一位址 (aDDRess)。此半導體積體電路裝置包含有一命令解碼器， 用以將命令解石馬，且輸出複數個解碼脈衝（decode PUlSeS);—命令計數器電路，用以計數解碼脈衝，且計數 結果為命令之數目._ # ’鎖存電路（latch circuit)，用以根據 命令計數器電路之—計數輸出，將位址鎖住；一延遲計數 電路，用以根據解碼脈衝，計數—延遲；_第__輸出電路， 用以當延遲計數雷路^ #去 冤路之叶數值超出一預定延遲值時， 订選擇控制訊號以及_第二輸出電路，用以於行選擇控 制訊號打開時，給屮±你 工 位址。 輸出由鎖存電路鎖住之位址，輸出為一行 根據本發：的第二實施例’ 一種半導體積體電路 J寫入命令㈣te —)及—寫入位址(write aDDRess)。此丰莫柄接触 πο 牛導體積體電路裝置包含有一寫入命令解石t 二二以將1=令解碼’且輸出複數個解碼脈衝咖。de 果為：之—r計數^ ，一鎖存電路（latch circuit)，用以板據命
2130-6716-PF 12 1243473 令計數器電路之—計數輪出，將寫入位址鎖住；一延遲計 數電路肖以根據解碼脈衝，計數一延遲，·一第一輸出電 用以曰延遲计數電路之計數值超出一預定延遲值時， 打開一行選擇控制却缺v # Λ 5虎以及一弟二輸出電路，用以於行選 =控制訊號打開時’輸出由鎖存電路鎖住之位址，輸出為 行位址田°亥行選擇控制訊號打開時，此半導體積體電 路會於該行位址上實現一寫入操作。 根據本么明的第二實施例，一種半導體積體電路裝置 接收一頊出命令（read command)及一讀出位址（read 二贿⑽）。此半導體積體電路裝置包含有-讀出命令解碼 口口用以將項出命令解碼，且輸出複數個解碼脈衝（心滅 PUlSeS)命令計數器電路，用以計數解碼脈衝，計數結 果為P7之數目，鎖存電路（latch 士⑶⑴，用以根據命 令計數器電路之-計數輸出，將讀出位址鎖住；一延遲計 數電路’用以根據解碼脈衝，計數一延遲；一第一輸出電 路，用以當延遲計數電路之計數值超出一預定延遲值時， 打開-行選擇控制訊號以及一第二輸出電路，用以於行選 擇控制訊號打開時，輸出由鎖存電路鎖住之位址，輸出為 一行位址。當該行選擇控制訊號打開時，此半導體積體電 路會於該行位址上實現一讀出操作。 為使本發明之上述目的、特徵和優點能更明顯易僅， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下。
2130-6716-PF 13 1243473 【實施方式】 在根據本發明之一 DDR-II SDRAM裡，資料預先存取 (prefetch)之位元數改變了。一個DDR-Ι SDRAM的資料預 先存取位元數為2位元，而DDR-II SDRAM則為4位元。 同時，由於這個改變，一行命令最小的輸入時間間隔亦由 DDR-Ι SDRAM的ItCK變為2tCK。根據本發明以及這些改 變，提出一種新的方法，位址只有在有命令輪入時才會被 鎖住。也就是說，在上述之習知技術裡，一位址由一内部 時脈（internal clock)鎖住，且此内部時脈是由一外部時脈 (external clock)產生。 第5圖為根據本發明之一實施例，一半導體積體電路 裝置。此半導體積體電路裝置為一 DDR-II SDRAM。 如弟5圖所示’根據本發明之一實施例之ddr-ii SDRAM包含有一命令計數器電路（c〇mmand c〇unt^ circuit)51。同時亦包含一個延遲計數器電路（丨以⑶巧 counter circuit)52以及一置於一行位址鎖存電路I%，外之 輸出選擇裔（output selector)54。行位址鎖存電路130,包含 有一鎖存電路53以及一輸出選擇器55。此種組態減少了 電路數目同時亦降低了位址鎖存電路的操作頻率，因此減 少了佈局面積（layout area)以及耗費功率。 第4圖所示之DDR-II SDRAM之每一位址具有一延遲 計數器。相較之下，本發明之DDR-II SDRAM之延遲計數 器電路52位於行位址鎖存電路13〇,之外，旨在減少電路數 目。也就是說，在第4圖的DDR-II SDRAM裡，位址鎖存 2130-6716-PF 14 1243473 被連結在一起，而延遲（一内部時脈延遲）則是由時脈控制 =續地轉移。而在此實施例裡’延遲計數器電路52由鎖存 ®路53移出，置於行位址鎖存電路13〇,之外，用來計數一 組延遲。 弟4圖之鎖存電路根據一由外部位址產生之内部故 ^ ’在每-時脈週期接收—位址。㈣地，在此實施例裡' :命令解碼器電路（eGmmand deeGder eireuit)5G偵測一外
'^ 而命令计數益電路5 1計數偵測到之命令。運 用由命令計數H電路51所得之結果計數值，於鎖存電路 :3内選擇其中之一的電路，使其接收一系列位址。此位址 會以如下之方式被擷取。由命令解碼器電路Μ所偵測到之 命令會通過延遲計數器電路52，以產生—連串之脈衝用以 延相需之週期數。命令計數器58會計數此—產生之脈 衝藉由十數益58計數所得之值，輸出選擇器^合 接著選擇鎖存電路53之—輸出。㈣在ddr_iisdra_
，格裡，最小的行命令間隔4 2個時脈週期，所以此種組 2位址鎖存電路之操作頻率可以較習知鎖存電路 頻率低或者是其-半，因此減少了佈局面積及耗費功率。 第6圖為第5圖的腿七㈣趙之―詳細例子，使 =了 D型正反器（D_F/F)dD型正反器1挪⑴及D型正反 ^ D-F/F(2)之電路可為，例如第七及第8圖之電路。第6
㈣胃m例如第9圖之電路。在第七圖 圖、、左半邊的電路相等於第6 半邊電路則是其内之細節。 ^路右 2130-6716-PF 15 1243473 如同第6圖所示，命令解碼器電路50將-外部輸入命 令信號解碼，以偵測一行命令（亦即，一寫入命令 或一讀出命令READ)。 命令計數器電路51則是每—脈衝輸人時，將-輸出位 元移位一位元。 延遲計數電路於行命令輪入時，用來計數所需之延 遲’其包含有-寫人延遲計數電路52以及―讀出延遲計數 電路56。在所需之延遲之後則是會產生一脈衝。 位址鎖存電路53用來保存位址，其保存之週期數為根 據命令計數器電路5 1傳來之一訊號。 此一詳細例子之操作方式如下。首先，參考第1〇圖之 操作波形圖，為此DDR_n SDRAM之一輸入寫入操作至 YS(行選擇）初始化之扼要說明。與一 ddh sdram相較， DDR-II SDRAM採取了一種新方法：—㈣⑽ aDDRess strobe，位址閃控）以及一附加延遲（additive latency)AL則被加入此方法，用來當作一參數。此外，寫 入延遲（WL)在ddh SDRAM内為一常數值i，在此則為 一 k數，且由附加延遲AL·及行位址閃控延遲（/cas latency) CL所決定。P0sted/CAS方法令行命令（c〇lumn⑶茁瓜扣幻 預先輸入至晶片内。附加延遲AL為一參數，用來在外部 輸入行命令存入晶片内前，決定需要多少的時脈週期。寫 入延遲WL亦為一參數，用來決定從行命令由外部輸入至 寫入資料輸入晶片之間，需要多少的時脈週期。 第10圖為一舉例寫入操作之操作波形圖，其Al為
2130-6716-PF 16 1243473 4(最大值），CL為5(最大值）。第l〇圖所示之波形為由— 輸入訊號輸入晶片内至一用來控制寫入操作至記憶單元 之ys —控制訊號。在此例裡，由於DDR_n SDRAM之 入延遲WL的最大值為8 (WL=AL + CL-1=4 + 5-1),故寫人: 料DQ、資料閃控訊號DQS及/DQS會在命令輸入後之8tc^ 之後提供給晶片。 由於’此DDR-II SDRAM為4位元資料預先存取模式， 因此資料必須在4位元資料D0〜D3被輸入後的時脈^期 裡，寫入記憶單元（在DDR-Ι裡，需要2tCK)。也就是說 在命令輸入後’位址需在晶片内保存〗0tCK的時間（亦即 WL(=8) + 2tCK=10tCK)，以及需要ltCK用來讓資料寫入呓 憶單元内，故總共需要lltCK。 參考第11圖所示之外部操作波形圖，第6圖的ddr_h SDRAM之操作說明如下。 第11圖為根據本發明之一命令控制AL鎖存電路的操 作之外部訊號波形圖。 μ 在此說明一寫入操作。一輸入電路（輸入缓衝器）ιι〇接 收由晶片外部傳來之命令訊號，例如/cs(chip 曰 曰曰 片選擇）、/RAS(R0W ADDRess Str〇be，列位址閃控）及 /WE(Wnte Enable，寫入致能），以及一與時脈CK、同 步之位址訊號。在接收到這些訊號之後，輸入電路（輸入緩 衝器）ι ίο產生一外部時脈訊號PACLK、一外部命令訊號， 以及一外部位址訊號PA，用以控制晶片外部的電路。 命令解碼電路50將外部命令訊號解碼，以偵測一外部
2130-6716-PF 17 1243473 寫入命令輸入。在偵測到此寫 馬入〒令後，命令解碼電路50 產生一脈衝訊號MDCAT，將苴輪人石八人… /、輸入至命令計數器電路5 1。 命令計數器電路51由一 6仞士 a _糾士 6位兀位凡暫存器（shift reglste〇所組成。命令計數器58亦由一 6位元位 (shift register)所組成。 在第6圖中’ 一正反器的重置電路未於圖中示出。每 當有—脈衝輸人時’ 6位元的輸出cacmdt<()>〜少合被 輸出為-位元之脈衝。每當一脈衝輸入時，輸出脈衝；位 移至一較南位元。 之每一輸出位元 電路53之一。鎖存 内部位址訊號PA。 接著，命令計數器電路51 CACMDT<〇>〜<5>，各連接至六個鎖存 電路53是以一對一的方式，安排給一 相同的内部位址訊號PA亦輸人至六個鎖存電路53。也就 是說’每當輸人-寫人命令時’鎖存電路53之—會接著被 CACMDT<0>〜<5>之一所選擇，因此内部位址訊號pA得以 被鎖住。 當輸入一寫入命令時，信號MDWRT會被產生且輸入 至延遲計數器電路52。延遲計數器電路52由一 1〇位元位 移暫存器所組成’且由一内部時脈訊號pACLK所控制。在 此實施例中’在内部時脈訊號PACLK上升緣（dsing
位移輸出1 G位tg。此輸出連接至輸出選擇器54，根據晶 片内所設之寫入延遲WL，選擇1〇位元之一，且將其輸出阳 虽寫入延€ WL為8時，只有第十個位元會被選擇出來。 經過i〇tcK之後’由於來自命令解碼器電路5〇之解碼輸出 2130-6716-PF 18 1243473 MDCAT輸入’故產生一脈衝訊號mdcays丁。 脈衝訊號MDCAYS丁控制一行選擇YS開關（switch)， 用以將資料寫入記憶單元。此脈衝訊號mdcayst亦以相 同的時間’由鎖存電路53内擷取晶片内所需之位址。脈衝 訊號職AYST輸人至另—與上述之命令計數器Μ有相同 組態之命令計數器5 8。 也就是說’命令計數器58接著將6位元的輸出 CAYST<〇>〜<5>移位，當脈衝訊號MD(：ayst輸入時，將 其輸出。 此6位元的訊號輸入輸出 §作疋鎖存電路5 3的下游。因 輸出。所以，達到令位址鎖存 所控制之目的。 選擇器55，以一對一之方式 此位址將會以被輸入的順序 電路由一晶片外之命令輸入 當輸入-讀出命令時，會執行相同的操作。然而，如 同第12圖所示，讀出操作之Ys控制（c〇lumn ，行 選擇）於附加延遲AL之4tCK之後執行。另外另設置一延 遲計數器56及另一輸出選擇器54來實現讀出操作。 如上所述’本發明只設置了一個延遲計數器，而第4 圖之DDR_H SDRAM則每-位址具有—延遲計數器。此 外’如同帛4 ®所示之方法’位址根據—内部時脈在每— 週期輸入，在此，只有在行命令輸人時，彳會輪入位址。 因此，在此只需要第4圖方法一半之操作頻率。因為，在 一 DDR-Π SDRAM裡，每一命令的最小間隔為。
正反器的數目以及用於命令計數器電路51、延遲計數 2130-6716-PF 19 1243473 器電路52以及鎖存電路53内所使用之輸出選擇器55，可 以減少至習知的DDR-nSDRAM的一半，也就是°由⑶減 少至246。因此，佈局面積亦可減少一半。 於鎖存電路53的操作頻率被減低至一半，以及減少了 設置給每一位址之延遲計數器，因此電流的耗費得以相當 的減少。 $ 參閱第5圖之根據本發明的實施例於下列出。 (1) 一種半導體積體電路裝置接收一寫入命令（write command)及一寫入位址（醫心，其包含有一寫入 解碼态，為第5圖之方塊50所示之解碼器其中之一，
用、將寫入〒令解碼，且輸出複數個解碼脈衝 p es)，〒令什數益電路51，用以計數解碼脈衝，計 數結果為命令之數目；一鎖存電路師h eireuit)53,用以 根據命令計數器電路51之一計數輸出，將寫入位址鎖住； 一延遲計數電路52，用以根據解碼脈衝，計數一延遲；一 輸出選擇器5 4，用以合征遲斗私十妨r
用以田延遲汁數電路52之計數值超出一 預定延遲值時，打開—行選擇控制訊f虎MDCAYST，.另- 輸出選擇g 55 ’用以於行選擇控制訊號MDCAYST打開 時，輸出由鎖存電路53鎖住之位址，輸出為-行位址CAT。 其中’當該行選擇控制訊號MDCAYST打開時，會在此行 位址CAT上實現一寫入操作。 (2) 一種半導體積體電路裝置接收一讀出命令（read command)及-讀出位址（readaDDRess)，纟包含有一讀出 命令解碼器’為第5圖之方塊5()所示之解碼器其中之一， 2130-6716-P11 20 1243473 用以將讀出命令速 鮮石馬’且輪出複數個解碼脈衝（decode
pulses); 一命令呌奴 口口士 A 數裔電路5丨，用以計數解碼脈衝，計 數結果為命令之翁· ^ | ’一鎖存電路（latch circuit)53，用以 根據命令計數写雷々 °電路5 1之一計數輸出，將讀出位址鎖住； -言十 雷 < /r ’用以根據解碼脈衝，計數一延遲；一 輸出選擇器5 7，用η木π、斤 ^ 用以虽延遲計數電路56之計數值超出一 預疋I遲值日寸’打開一行選擇控制訊，虎mDcayst ;另一 輸出選擇胃55，用以於行選擇控制訊號MDCAYST打開 時’輸出由鎖存電路53鎖住之位址，輸出為-行位址CAT。 其中’當5亥行選擇控制訊號mdcayst打開時，會在此行 位址CAT上實現一讀出操作。 (3)根據上述（1)或（2)之半導體積體電路裝置為— DDR-II SDRAM。 如上述，本發明提供一具簡單電路組態之半導體積體 電路裝置。 、 本發明雖以較佳實施例揭露如上，然其並非用以限定 諸明’任何熟習此項技藝者’在不脫離本發明之精神和 範圍内’當可做些許的更動與潤飾’因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖為一習知DDR-j SDRAM，亦為第一個習知 體積體電路裝置，之寫入操作時之波形圖。 第2圖為此第一個習知半導體積體電路裝置
2130-6716-PF 21 1243473 SDRAM之方塊圖。 、第3圖為一習知DDR_n SDRAM，亦為第二個習知半 導體積體電路裝置’之寫入操作時之波形圖。 第4圖為此第二個習知半導體積體電路裝置DDRd SDRAM之方塊圖。 積體電路裝 第5圖為根據本發明之一實施例，半導體 置之方塊圖。 第6圖為第5 之方塊圖。 圖之半導體積體電路裝置的一特定例子 圖0 圖 第7圖為第6圖所示之D-F/F(1)電路的一例子 第8圖為第6®所示之D_F/F(2)f路的一例子 之電路 之電路 :9圖為第6圖所示之選擇器電路的一例子之電路圖。 弟1〇圖為第6圖之半導體積體電路裝置之寫入操作狀 況時之波形圖。 第11圖為第6圖之半導體積體電路裝置的另一操作時 之波形圖。 弟12圖為第6圖之半導體積體電路裝置的再另一操作 時之波形圖。 、 主要元件符號說明】 π〜輸入緩衝器 12〜命令解码器
2130-6716-PF 22 1243473 13〜行位址鎖存電路 14〜鎖存電路 20〜延遲計數器電路（3位元） 21〜輸出選擇器（2位元） 3 0〜延遲計數器電路（3位元） 31〜輸出選擇器（2位元） 110〜輸入緩衝器 120〜命令解碼器 13 0〜行位址鎖存電路 140〜鎖存電路 200〜延遲計數器電路（11位元） 210〜輸出選擇器（11位元） 300〜延遲計數器電路（11位元） 310〜輸出選擇器（11位元） 11 0〜輸入電路 50〜命令解碼器 51〜命令計數器電路（6位元） 52〜寫入延遲計數器電路（10位元） 53〜鎖存電路 54〜輸出選擇器（10位元） 55〜輸出選擇器 56〜讀出延遲計數器（4位元） 57〜輸出選擇器（4位元） 58〜命令計數器電路（6位元） 23
2130-6716-PF 1243473 蠓 130’〜行位址鎖存電路
2130-6716-PF 24

Claims (1)

1243473 十、申請專利範圍： 1·一種半導體積體電路裝置，接收_命令（eGmmand) 及一位址（aDDRess)，包含： 一命令解碼器，用以將該命令解碼，且輸出複數個解 碼脈衝（decode pulses); 、-命令計數器電路，用以計數該等解碼脈衝，計數結 果為该命令之數目； 一鎖存電路（lateh—)，用以根㈣命令計數器電 路之一計數輸出，將該位址鎖住； -延遲計數電路，用以根據該等解竭脈 遲； 山一第—㈣電路，用以㈣延料㈣路之計數值超 出-預疋延遲值時’打開—行選擇控_^以及 -第二輸出電路’用以於該行選擇控剌訊號打開時， 輸出由該鎖存電路鎖住之該位址，輪㈣—行位址。 2. 如申請專利範圍第i項之半導體積體電路裝置，其 中’ δ亥命令為-寫入命令及-讀出命令，“之一。 3. 如中請專利範圍第μ之何體積體電路裝置，其 +二t!體積體電路裝置為一雙倍賢料逍率(D叫11同 v動悲Ik機存取記憶體（SDRAM)。 4· 一種半導體積體電路裝置，接收—寫入命令（咖 command)及-寫入位址（wdte❿⑽⑽），包含： -寫入命令解碼器，用以將該寫入命令：碼 複數個解碼脈衝（decode pulses); ''' 出 2130-6716-PF 25 1243473 一命令計數器電路，用以計數該等解碼脈衝，計數結 果為該命令之數目； 一鎖存電路（latch circuit)，用以根 路之一計數輸出，將該寫人位址鎖住； ^ 一延遲計數電路，用以根據該等解碼脈衝，計數一延 遲； 一第一輪出電路，用以當該延遲計數電路之計數值超 出一預定延遲值時，打開一行選擇控制訊號；以及 一第二輸出電路，用以於該行選擇控制訊號打開時， 輪出由該鎖存電路鎖住之該位址，輸出為一行位址； 其中，一寫入操作會該行選擇控制訊號打開時，於該 行位址上實現。 ^ 5_如申請專利範圍帛4項之半導體積體電路裝置，其 中’=半導體積體電路裝置為—雙倍資料速率⑺叫π同 步動態隨機存取記憶體（SDRAM)。 6·一種半導體積體電路裝置，接收一讀出命令 C〇mmand)及—讀出位址（read aDDRess)，包含： 、—一讀出命令解碼器，用以將該讀出命令解碼，且輸出 複數個解碼脈衝（dec〇de pUises); 、一命令計數器電路，用以計數該等解碼脈衝，計數結 果為該命令之數目，· 一鎖存電路（latch circuit)，用以根據該命令計數器電 路之一計數輸出，將該讀出位址鎖住； 时 一延遲計數電路，用以根據該等解碼脈衝，計數一延 2130-6716-ΡΡ 26 1243473 逼路，用以當該延遲計數電路之計數值走3 出一預定延遲值砗，+ 、 打開一行選擇控制訊號；以及 弟-輸出雷pp 路，用以於該行選擇控制訊號打開時， 輪出：：鎖存電路鎖住之該位址，輪出為一行位址； 行位址上實J出操作會該行選擇控制訊號打開時，於該 7·如申凊專利範圍第6 Φ，姑坐增a 干導體積體電路裝置，苴 步動能P左嬙六仏 雙仏貝科速率（DDR)"同 動心化機存取記憶體（SDRAM)。 J
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