CN101540193B - 同步存储器与动态致能同步存储器中地址接收器的方法 - Google Patents

同步存储器与动态致能同步存储器中地址接收器的方法 Download PDF

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Abstract

一种用来动态致能一同步存储器中地址接收器的方法，包含有：控制全部的地址接收器于一开始时处于一关闭状态；产生一命令讯号与一地址讯号；延迟该地址讯号以使该命令讯号与该地址讯号之间有一时间延迟；以及当该同步存储器接收到该命令讯号时，选择性地开启对应于该地址讯号的一地址接收器。

Description

同步存储器与动态致能同步存储器中地址接收器的方法
技术领域
本发明涉及一种同步存储器，特别是涉及一种可动态致能地址接收器的同步存储器。
背景技术
相较于异步(asynchronous)存储器，同步(synchronous)存储器具有较简单的时序(timing)需求，其中异步存储器必须每次于一写入操作发生时产生一脉冲讯号。同步存储器具有操作于时钟边缘的讯号，因此相较于异步存储器，可操作于较快的时钟之下。于具有一共享地址机制的多存储库存储器(multiple bank memory)中，输入一特定存储库的地址讯号可产生一瞬时(transient)电流给其它的存储库。传统方法因此利用译码逻辑电路来选择性地锁存或释放地址予一内部地址总线(address bus)。
请参阅图1，图1为已知同步存储器100的示意图。如图所示，同步存储器100具有一时钟接收器130、一命令接收器120以及一地址接收器110，其中时钟接收器130用来接收一时钟讯号，命令接收器120用来接收一命令讯号，以及地址接收器110用来接收一地址讯号。为了简明起见，图中仅显示出一组接收器。如图1所示的时序图，命令讯号CMD1、CMD2与地址讯号ADD1、ADD2于一相同时钟周期(clock cycle)中分别被命令接收器120与地址接收器110所接收，其中命令讯号被译码来产生一命令时钟CMD_CLK以锁存(latch)或释放(release)地址讯号给内部地址总线。
由于地址讯号与命令讯号是于相同的时钟周期中被接收，地址接收器需一直被开启，如此一来，便会消耗相当大的功率，因此亟需一种可于地址接收器有需要使用时才选择性地开启地址接收器的系统。
发明内容
本发明的目的之一在于提供一种依据所接收的命令来动态开启地址接收器的系统及其相关方法。
一种用来动态致能一同步存储器中地址接收器的方法，包含有：控制一地址接收器于一开始时处于一关闭状态；产生一命令讯号与一地址讯号；提供一系统时钟；依据该系统时钟来译码该命令讯号以选择性地产生一地址接收器致能讯号；以及依据该地址接收器致能讯号来开启该地址接收器；其中若该译码后的命令讯号指出该地址接收器必须被致能，则产生该地址接收器致能讯号，以及若该译码后的命令讯号指出该地址接收器不须被致能，则不会产生该地址接收器致能讯号。
本发明还提供一种同步存储器，其包含：一命令接收器，用来接收一命令讯号；一地址接收器，用来接收对应于该命令讯号的一地址讯号，其中该地址讯号相对于该命令讯号而被加以延迟，以及该地址接收器于一开始时处于一关闭状态；一系统时钟；以及一译码器，耦接至该命令接收器、该地址接收器与该系统时钟，用来译码该命令讯号以选择性地产生一地址接收器致能讯号来开启该地址接收器；其中若该译码后的命令讯号指出该地址接收器必须被致能，则该地址接收器致能讯号将会被产生，以及若该译码后的命令讯号指出该地址接收器不须被致能，则该地址接收器致能讯号将不会被产生。
附图说明
图1为已知同步存储器的操作的示意图。
图2为本发明同步存储器的一实施例的示意图。
图3为图2所示的同步存储器的操作的流程图。
附图符号说明
  100、200   同步存储器
  110   地址讯号
  120、220   命令接收器
  210   地址接收器
  230   时钟接收器
  240   译码器
  CMD_CLK   命令时钟
  rcv_enable   地址接收器致能讯号
具体实施方式
本发明提供一种用来于一同步存储器中动态致能地址接收器的方法。
请参阅图2，图2为本发明同步存储器200的一实施例的示意图。为了简明起见，图2仅显示单一组的接收器，同步存储器200包含：一地址接收器210，用来接收一地址讯号；一命令接收器220，用来接收一命令讯号；以及一时钟接收器230，用来接收一时钟讯号，其中该时钟讯号是由一系统时钟所产生。地址接收器210、命令接收器220与时钟接收器230耦接于一译码器(decoder)240，而译码器240与地址接收器210耦接至一内部地址总线，同步存储器200符合DDR4规格。
由图2所示的时序图可知，地址讯号ADD1、ADD2、ADD3较命令讯号CMD1、CMD2、CMD3晚一时钟周期才被接收，这是主要藉由依据系统时钟来延迟地址讯号所造成。请注意，此处仅延迟一时钟周期的地址讯号仅用以描述本发明的特征，并非作为本发明的一限制条件。地址讯号可藉由利用该系统时钟来锁存地址讯号、缓冲地址讯号或输入地址讯号至一延迟电路等方式而被加以延迟。所有可延迟地址讯号以使地址讯号与命令讯号之间产生时间延迟(latency)的方法皆落在本发明的范畴内。
首先，同步存储器200中全部的地址接收器初始被控制于一关闭状态，而命令讯号与地址讯号被产生以及地址讯号依据系统时钟来被延迟以于命令讯号与地址讯号之间产生一时间延迟。如同先前技术，命令讯号所具有的逻辑信息会经由译码以产生一命令时钟CMD_CLK，但于本发明中，命令讯号亦包含有关地址接收器210是否需要被致能的逻辑信息。命令讯号被输入至译码器240，而译码器240便产生命令时钟CMD_CLK与一地址接收器致能讯号rcv_enable。若译码后的命令讯号指出地址接收器210不需被致能，则没有地址接收器致能讯号rcv_enable会被产生。
理想上，地址讯号与命令讯号之间的时间延迟是依据译码器240产生地址接收器致能讯号rcv_enable以及开启地址接收器210所需的处理时间而定，如此一来，开启地址接收器所造成的效能冲击可被降低。
在地址讯号依据命令时钟CMD_CLK而释放予内部地址总线之后，若于一段间歇时间中没有接收到任何命令讯号，则地址接收器210可再被关闭，而接下来的命令讯号会被输入至译码器240来决定是否要再度开启地址接收器210。
一并参照图3，本发明方法将于后详细描述。图3是本发明方法的步骤的流程图。这些步骤如下所述：
步骤300：控制全部的地址接收器处于一关闭状态。
步骤302：是否有一命令讯号与一地址讯号产生？若是，则进入步骤304，否则回到步骤302；
步骤304：利用系统时钟来锁存地址讯号以使地址讯号被延迟至少一时钟周期于落于命令讯号之后。
步骤306：利用系统时钟与控制讯号的译码逻辑电路来产生一地址接收器致能讯号与一命令时钟。
步骤308：地址接收器致能讯号是否指出地址接收器需要被开启？若是，则进入步骤310，否则，进入步骤314。
步骤310：开启地址接收器。
步骤312：利用命令时钟来释放地址给内部地址总线，接着回到步骤300。
步骤314：控制地址接收器保持于一关闭状态，接着回到步骤302。
由于地址讯号被一相对应的命令讯号所延迟，因此地址接收器无需处于一永久开启状态，且可依据命令讯号所传递的逻辑信息来动态地开启，因此便可节省传统地址接收器的电流消耗。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (8)

1.一种用来动态致能一同步存储器中地址接收器的方法，其特征在于包含有：
控制一地址接收器于一开始时处于一关闭状态；
产生一命令讯号与一地址讯号；
延迟该地址讯号以使于该命令讯号与该地址讯号之间具有一时间延迟；
提供一系统时钟；
依据该系统时钟来译码该命令讯号以选择性地产生一地址接收器致能讯号；以及
依据该地址接收器致能讯号来开启该地址接收器；
其中若该译码后的命令讯号指出该地址接收器必须被致能，则产生该地址接收器致能讯号，以及若该译码后的命令讯号指出该地址接收器不须被致能，则不会产生该地址接收器致能讯号。
2.如权利要求1所述的方法，其特征在于其中该地址讯号与该命令讯号之间的该时间延迟是依据该命令讯号的一译码时间而定。
3.如权利要求1所述的方法，其特征在于其中延迟该地址讯号的步骤包含有：
锁存该地址讯号达到该系统时钟的至少一时钟周期。
4.如权利要求1所述的方法，其特征在于其中该同步存储器符合DDR4规格。
5.一种同步存储器，其特征在于包含有：
一命令接收器，用来接受一命令讯号；
一地址接收器，用来接收对应于该命令讯号的一地址讯号，其中该地址讯号相对于该命令讯号而被加以延迟，以及该地址接收器于一开始时处于一关闭状态；
一系统时钟；以及
一译码器，耦接于该命令接收器、该地址接收器与该系统时钟，用来依据该系统时钟译码该命令讯号来选择性地产生一地址接收器致能讯号来开启该地址接收器；
其中若该译码后的命令讯号指出该地址接收器必须被致能，则该地址接收器致能讯号将会被产生，以及若该译码后的命令讯号指出该地址接收器不须被致能，则该地址接收器致能讯号将不会被产生。
6.如权利要求5所述的同步存储器，其特征在于：
该系统时钟用来锁存该地址讯号达到该系统时钟的至少一时钟周期。
7.如权利要求6所述的同步存储器，其特征在于其中该地址讯号依据该命令讯号的一译码时间而被锁存。
8.如权利要求5所述的同步存储器，其符合DDR4规格。
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