CN102081582A - 在一总线上操作闪存的方法 - Google Patents

在一总线上操作闪存的方法 Download PDF

Info

Publication number
CN102081582A
CN102081582A CN2011100200659A CN201110020065A CN102081582A CN 102081582 A CN102081582 A CN 102081582A CN 2011100200659 A CN2011100200659 A CN 2011100200659A CN 201110020065 A CN201110020065 A CN 201110020065A CN 102081582 A CN102081582 A CN 102081582A
Authority
CN
China
Prior art keywords
flash memory
data
reading command
activation
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100200659A
Other languages
English (en)
Inventor
谢明宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Etron Technology Inc
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Publication of CN102081582A publication Critical patent/CN102081582A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种在一总线上操作闪存的方法，包括：致能一第一闪存的读取指令，当该第一闪存的读取指令结束时，该第一闪存的就绪/忙碌信号进入一忙碌等待时间。当该第一闪存的读取指令完成致能之后，致能一第二闪存的读取指令。当该忙碌等待时间结束时，开始读取该第一闪存的数据。当该第一闪存的数据读取完毕时，重新致能该第一闪存的读取指令。当该第一闪存的读取指令完成重新致能时，开始读取该第二闪存的数据。及当该第二闪存的数据读取完毕时，重新致能该第二闪存的读取指令。

Description

在一总线上操作闪存的方法
技术领域
本发明有关于一种操作闪存的方法，特别是指一种在一总线上操作二颗闪存的方法。
背景技术
请参照图1，图1为在时间轴上说明当主机(host)对一颗闪存做读取动作时，就绪/忙碌(ready/busy)信号、读取致能(read enable)及芯片致能(chipenable)信号的示意图。如图1所示，当主机致能的读取指令结束时，就绪/忙碌(ready/busy)信号R/B会进入忙碌等待时间(busy waiting time)T2。当忙碌等待时间T2结束后，主机开始切换(toggle)读取致能信号RE。而每切换一次读取致能信号RE，即可根据读取指令内的数据储存位置(address)，读取一笔闪存内储存的数据。当开始切换读取致能信号RE时，芯片致能信号CE由逻辑高电位转为逻辑低电位。另外，在闪存的操作规范中，读取数据的时间T3大于忙碌等待时间T2，而忙碌等待时间T2大于读取指令的时间T1。
请参照图2，图2为在时间轴上说明现有技术利用忙碌等待时间的时间间隔，主机同时对二颗闪存做读取动作的示意图。如图2所示，在总线上对应于第一颗闪存的读取指令A结束时，因为对应于第一颗闪存的就绪/忙碌信号ch0AR/B进入忙碌等待时间BWT1，所以主机可利用忙碌等待时间BWT1的时间间隔，致能对应于第二颗闪存的读取指令B。当忙碌等待时间BWT1结束后，主机开始读取第一颗闪存内储存的数据F1Data。当主机结束读取第一颗闪存内储存的数据F1Data，对应于第二颗闪存的忙碌等待时间BWT2亦已结束，所以主机可立刻读取第二颗闪存内储存的数据F2Data。当主机结束读取第二颗闪存内储存的数据F2Data时，主机可再次致能读取指令A。如此，重复上述步骤，主机即可在同一总线上操作二颗闪存。
虽然，主机透过上述现有技术可在同一总线上操作二颗闪存。但如图2所示，在总线上所传输的数据排得不够紧密，亦即总线会有一些闲置时间。因此，现有技术的操作效率并没有达到在同一总线上操作二颗闪存的最佳效率。
发明内容
本发明的一实施例提供一种操作闪存的方法。该方法包含致能一第一闪存的读取指令，以使该第一闪存的就绪/忙碌信号进入一忙碌等待时间；于该第一闪存的读取指令完成致能之后，致能一第二闪存的读取指令；当该忙碌等待时间结束时，开始读取该第一闪存的数据；当该第一闪存的数据读取完毕时，重新致能该第一闪存的读取指令；当该第一闪存的读取指令完成重新致能时，开始读取该第二闪存的数据；及当该第二闪存的数据读取完毕时，重新致能该第二闪存的读取指令。
本发明所提供的一种操作闪存的方法，该方法操作二闪存的顺序为一开始是致能一第一闪存的读取指令、致能一第二闪存的读取指令，往后都是重复读取该第一闪存的数据、致能该第一闪存的读取指令、读取该第二闪存的数据及致能该第二闪存的读取指令的步骤。因此，本发明在一总线上所传输的数据会比先前技术排列得更紧密，更有效率。
附图说明
图1为在时间轴上说明当主机对一颗闪存做读取动作时，就绪/忙碌信号、读取致能及芯片致能信号的示意图；
图2为在时间轴上说明先前技术利用忙碌等待时间的时间间隔，主机同时对二颗闪存做读取动作的示意图；
图3为本发明的一实施例提供一种在一总线上操作二颗闪存的方法的流程图；
图4为图3方法的时序图。
其中，附图标记：
T1读取指令时间
T2、BWT1、BWT2忙碌等待时间
T3读取数据时间
R/B、ch0AR/B、ch0BR/B就绪/忙碌信号
RE、REA、REB读取致能信号
CE、CEA、CEB芯片致能信号
F1Data、F2Data资料
30-40步骤
ΔT1、ΔT2周期
具体实施方式
请参照图3及图4，图3为本发明的一实施例提供一种在一总线上操作二颗闪存的方法的流程图，图4系图3方法的时序图。图3的方法的详细步骤如下：
步骤30：开始；
步骤32：主机(host)致能第一闪存的读取指令A；
步骤34：当第一闪存的读取指令A完成致能之后，主机致能第二闪存的读取指令B；
步骤36：当第一闪存的就绪/忙碌信号ch0AR/B的忙碌等待时间BWT1结束时，主机开始读取第一闪存的数据F1Data；
步骤38：当第一闪存的数据F1Data读取完毕时，主机重新致能第一闪存的读取指令A；
步骤40：当第一闪存的读取指令A完成重新致能时，主机开始读取第二闪存的数据F2Data；
步骤42：当第二闪存的数据F2Data读取完毕时，主机重新致能第二闪存的读取指令B；
步骤44：当第二闪存的读取指令B完成重新致能时，主机开始读取第一闪存的数据F1Data，跳回步骤38。
在步骤34中，主机可在第一闪存的读取指令A完成致能时或第一闪存的读取指令A完成致能之后一预定时间，致能一第二闪存的读取指令B。在此实施例中，只要就绪/忙碌信号ch0BR/B的忙碌等待时间BWT2在主机重新致能第一闪存的读取指令A完成之前结束即可。在步骤36中，主机根据读取指令A内所包含的数据储存位置，读取第一闪存的数据F1Data，而每切换一次第一读取致能信号REA，主机即可读取一笔第一闪存的数据。在步骤40中，主机根据读取指令B内所包含的数据储存位置，读取第二闪存的数据F2Data，而每切换一次第二读取致能信号REB，主机即可读取一笔第二闪存的数据。另外，当读取第一闪存的的数据F1Data时，第一闪存的芯片致能信号CEA由逻辑高电位转为逻辑低电位，此时主机仅能对第一闪存做读取的动作；当读取第二闪存的的数据F2Data时，第二闪存的芯片致能信号CEB由逻辑高电位转为逻辑低电位，此时主机仅能对第二闪存做读取的动作。
综上所述，本发明所提供的在一总线上操作闪存的方法，虽然和现有技术一样都是利用忙碌等待时间的时间间隔操作闪存，但是本发明和现有技术的不同点在于本发明的操作闪存的顺序为致能第一闪存的读取指令、致能第二闪存的读取指令、读取第一闪存的数据、致能第一闪存的读取指令、读取第二闪存的数据、致能第二闪存的读取指令、读取第一闪存的数据、致能第一闪存的读取指令。只有一开始是致能第一闪存的读取指令及致能第二闪存的读取指令，往后都是重复读取第一闪存的数据、致能第一闪存的读取指令、读取第二闪存的数据及致能第二闪存的读取指令的步骤。因此，本发明在总线上所传输的数据会比现有技术排得更紧密，更有效率，亦即本发明的操作闪存的周期ΔT2会小于现有技术的操作闪存的周期ΔT1。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。

Claims (11)

1.一种在一总线上操作闪存的方法，其特征在于，包含：
致能一第一闪存的读取指令，以使该第一闪存的就绪/忙碌信号进入一忙碌等待时间；
于该第一闪存的读取指令完成致能之后，致能一第二闪存的读取指令；
当该忙碌等待时间结束时，开始读取该第一闪存的数据；
当该第一闪存的数据读取完毕时，重新致能该第一闪存的读取指令；
当该第一闪存的读取指令完成重新致能时，开始读取该第二闪存的数据；及
当该第二闪存的数据读取完毕时，重新致能该第二闪存的读取指令。
2.如权利要求1所述的方法，其特征在于，还包含当该第二闪存的读取指令完成重新致能时，开始读取该第一闪存的数据。
3.如权利要求1所述的方法，其特征在于，于该第一闪存的读取指令完成致能之后，致能一第二闪存的读取指令为于该第一闪存的读取指令完成致能时，致能一第二闪存的读取指令。
4.如权利要求1所述的方法，其特征在于，于该第一闪存的读取指令完成致能之后，致能一第二闪存的读取指令为于该第一闪存的读取指令完成致能之后一预定时间，致能一第二闪存的读取指令。
5.如权利要求1所述的方法，其特征在于，该第一闪存的读取指令还包含该第一闪存的数据储存位置。
6.如权利要求5所述的方法，其特征在于，读取该第一闪存的数据根据该第一闪存的数据储存位置，读取有关于该第一闪存的该数据储存位置的数据。
7.如权利要求1所述的方法，其特征在于，该第二闪存的读取指令还包含该第二闪存的数据储存位置。
8.如权利要求7所述的方法，其特征在于，读取该第二闪存的数据根据该第二闪存的数据储存位置，读取有关于该第二闪存的的该数据储存位置的数据。
9.如权利要求1所述的方法，其特征在于，该第一闪存与该第二闪存共享一总线。
10.如权利要求1所述的方法，其特征在于，还包含：
当读取该第一闪存的数据时，切换该第一闪存的第一读取致能信号；及
每切换一次该第一读取致能信号，读取一笔有关于该第一闪存的该数据储存位置的数据。
11.如权利要求1所述的方法，其特征在于，还包含：
当读取该第二闪存的数据时，切换该第二闪存的第二读取致能信号；及
每切换一次该第二读取致能信号，读取一笔有关于该第二闪存的该数据储存位置的数据。
CN2011100200659A 2010-12-08 2011-01-13 在一总线上操作闪存的方法 Pending CN102081582A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW099142796A TWI459206B (zh) 2010-12-08 2010-12-08 在一匯流排上操作快閃記憶體的方法
TW099142796 2010-12-08

Publications (1)

Publication Number Publication Date
CN102081582A true CN102081582A (zh) 2011-06-01

Family

ID=44087555

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100200659A Pending CN102081582A (zh) 2010-12-08 2011-01-13 在一总线上操作闪存的方法

Country Status (3)

Country Link
US (1) US9152583B2 (zh)
CN (1) CN102081582A (zh)
TW (1) TWI459206B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177772A (zh) * 2011-12-20 2013-06-26 绿智慧流科技公司 闪存测试方法
CN116661684A (zh) * 2023-05-10 2023-08-29 珠海妙存科技有限公司 一种闪存数据的读取方法、系统、设备及介质

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3312883B1 (en) 2016-10-19 2021-12-29 IMEC vzw Semiconductor devices with increased charge carrier concentration
TWI726541B (zh) * 2019-12-17 2021-05-01 大陸商合肥兆芯電子有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741193A (zh) * 2004-07-30 2006-03-01 株式会社瑞萨科技 非易失性存储装置
CN101082891A (zh) * 2007-05-10 2007-12-05 忆正存储技术(深圳)有限公司 并行闪存控制器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920884A (en) * 1996-09-24 1999-07-06 Hyundai Electronics America, Inc. Nonvolatile memory interface protocol which selects a memory device, transmits an address, deselects the device, subsequently reselects the device and accesses data
US7814242B1 (en) * 2005-03-25 2010-10-12 Tilera Corporation Managing data flows in a parallel processing environment
US7606992B1 (en) * 2005-12-01 2009-10-20 Chris Karabatsos High performance data rate system for flash devices
US20070245061A1 (en) * 2006-04-13 2007-10-18 Intel Corporation Multiplexing a parallel bus interface and a flash memory interface
US7788473B1 (en) * 2006-12-26 2010-08-31 Oracle America, Inc. Prediction of data values read from memory by a microprocessor using the storage destination of a load operation
US7865644B2 (en) * 2007-10-30 2011-01-04 International Business Machines Corporation Method and apparatus for attaching multiple slave devices to a single bus controller interface while supporting command pipelining
US10079048B2 (en) * 2009-03-24 2018-09-18 Western Digital Technologies, Inc. Adjusting access of non-volatile semiconductor memory based on access time

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741193A (zh) * 2004-07-30 2006-03-01 株式会社瑞萨科技 非易失性存储装置
CN101082891A (zh) * 2007-05-10 2007-12-05 忆正存储技术(深圳)有限公司 并行闪存控制器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177772A (zh) * 2011-12-20 2013-06-26 绿智慧流科技公司 闪存测试方法
CN116661684A (zh) * 2023-05-10 2023-08-29 珠海妙存科技有限公司 一种闪存数据的读取方法、系统、设备及介质
CN116661684B (zh) * 2023-05-10 2024-02-23 珠海妙存科技有限公司 一种闪存数据的读取方法、系统、设备及介质

Also Published As

Publication number Publication date
US9152583B2 (en) 2015-10-06
TWI459206B (zh) 2014-11-01
TW201224757A (en) 2012-06-16
US20120151122A1 (en) 2012-06-14

Similar Documents

Publication Publication Date Title
JP2011507140A5 (zh)
CN102750257B (zh) 基于访问信息调度的片上多核共享存储控制器
US20140185389A1 (en) Memory systems including an input/output buffer circuit
WO2009097681A8 (en) Flexible memory operations in nand flash devices
CN102081582A (zh) 在一总线上操作闪存的方法
CN104750227B (zh) 休眠唤醒方法及电子装置
CN104239232A (zh) 一种基于fpga内dpram的乒乓缓存操作结构
CN101620581A (zh) 双口ram实现闪存控制器缓存的结构及实现该缓存的方法
CN101540193B (zh) 同步存储器与动态致能同步存储器中地址接收器的方法
US9286996B2 (en) Non-volatile memory system and method of programming the same
CN100501689C (zh) 实现soc芯片中多任务多flash同时测试的方法
US10019170B2 (en) Controlling timing and edge transition of a delayed clock signal and data latching methods using such a delayed clock signal
US20140075103A1 (en) Method capable of increasing performance of a memory and related memory system
CN105321548A (zh) 存储体控制电路和包括存储体控制电路的半导体存储器件
CN201218944Y (zh) 双口ram实现闪存控制器缓存的结构
US9804799B2 (en) Memory storage device and operating method thereof
CN1328646C (zh) 包括转变检测电路的半导体器件及其启动方法
CN102034543B (zh) 在单任务中实现同时烧写多片nandflash的方法
CN103593312A (zh) 一种时序控制方法及nand flash控制器
CN102568574A (zh) 非易失性存储器件
CN104992724A (zh) 资料存储型闪存中写操作控制方法与装置
CN103426475A (zh) 一种降低芯片块擦除时间的方法和装置
JP2011008779A (ja) メモリシステム
US20150205534A1 (en) Controller, solid-state drive and control method
US9613667B2 (en) Data storage device and operating method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110601