CN103678191A - 半导体存储器装置和电子装置 - Google Patents

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CN103678191A CN201310450572.5A CN201310450572A CN103678191A CN 103678191 A CN103678191 A CN 103678191A CN 201310450572 A CN201310450572 A CN 201310450572A CN 103678191 A CN103678191 A CN 103678191A
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Abstract

本发明公开了半导体存储器装置和电子装置。一种半导体存储器装置包括：多个存储器块MBA0、MBA1、MBB0、MBB1；与该多个存储器块分别相关联地设置的多条总线线路26；多个输入/输出端口22a、22b；选择器28a、28b，该选择器28a、28b选择性地将该多条总线线路中的每一条连接到该多个输入/输出端口中的一个；以及设定单元38a、38b，该设定单元38a、38b设定该选择器的连接。

Description

半导体存储器装置和电子装置
技术领域
这里论述的实施例涉及半导体存储器装置和电子装置。
背景技术
最近，提出了一种电子装置，其上例如安装有CPU(中央处理单元)和GPU(图形处理单元)。
在这种电子装置中，安装了相同规格的多个存储器装置，这多个存储器装置之一被用于例如CPU，并且这多个存储器装置中的其他的被用于例如GPU。
相关参考文献如下：
日本特开专利公布No.2000-40375；
日本特开专利公布No.Hei6-332797；
日本特开专利公布No.2000-30457；以及
日本特开专利公布No.2004-118915。
然而，这种电子装置并不总是足够便宜的，并且成本降低是需要的。
发明内容
本发明的一个目的是提供一种能够实现成本降低的半导体存储器装置，以及使用这种半导体存储器装置的电子装置。
根据实施例的一个方面，一种半导体存储器装置包括：多个存储器块；与该多个存储器块分别相关联地设置的多条总线线路；多个输入/输出端口；选择器，该选择器选择性地将该多条总线线路中的每一条连接到该多个输入/输出端口中的任一个；以及设定单元，该设定单元设定该选择器的连接。
根据实施例的另一方面，一种电子装置包括：半导体存储器装置，该半导体存储器装置包括：多个存储器块；与该多个存储器块分别相关联地设置的多条总线线路；多个输入/输出端口；选择器，该选择器选择性地将该多条总线线路中的每一条连接到该多个输入/输出端口中的任一个；以及设定单元，该设定单元设定该选择器的连接；以及多个处理单元，该选择器被设定成使得从该多个处理单元中的一个处理单元访问的存储器块和从该多个处理单元中的其他处理单元访问的存储器块是彼此不同的。
附图说明
图1是根据第一实施例的电子装置的框图；
图2是根据第一实施例的半导体存储器装置的框图；
图3是概念性地示出根据第一实施例的半导体存储器装置的用于通道A的选择器的构造的电路图；
图4是概念性地示出根据第一实施例的半导体存储器装置的用于通道B的选择器的构造的电路图；
图5是设在根据第一实施例的半导体存储器装置的用于通道A的选择器的开关中的传输门的视图；
图6是设在根据第一实施例的半导体存储器装置的用于通道B的选择器的开关中的传输门的视图；
图7至图11是根据第一实施例的半导体存储器装置的设定单元的电路图；
图12是根据第一实施例的半导体存储器装置的设定表；
图13是根据第一实施例的半导体存储器装置的电源控制电路；
图14是根据第一实施例的电子装置的操作的流程图；
图15是根据第二实施例的电子装置的框图；
图16是根据第二实施例的电子装置的操作的流程图；
图17是根据第三实施例的电子装置的平面图；
图18是根据第三实施例的电子装置的操作的流程图；
图19A至图22是根据第四实施例的半导体存储器装置的熔丝设定电路的电路图；并且
图23是示出启动器信号STTX的时间图；并且
图24是根据第四实施例的半导体存储器装置的设定表。
具体实施方式
如上所述，在所提出的电子装置中，使用了相同规格的多个存储器装置，这多个存储器装置之一被用于例如CPU，并且这多个存储器装置中的其他的被用于例如GPU。
例如，当CPU要求的存储器容量是96兆比特，并且GPU要求的存储器容量是32兆比特时，96兆比特的2个存储器被用于满足更大的存储器容量。
在所提出的电子装置中，虽然CPU和GPU要求的总存储器容量是例如128兆比特，但安装了192兆比特的存储器，这使得电子装置昂贵。
[a]第一实施例
将参考图1至图14来描述根据第一实施例的半导体存储器装置和电子装置。图1是根据第一实施例的电子装置的框图。
如图1中所示，根据本实施例的电子装置例如包括半导体存储器装置10和SOC(片上系统)12。
在该SOC中，一系列功能(系统)被集成在一个半导体芯片上。
在SOC12中，例如，设有CPU14、GPU16和存储器控制器18a、18b。
在SOC12中，安装有非易失性半导体存储器装置(未示出)。在该非易失性半导体存储器装置中，存储有用于根据本实施例操作电子装置的程序。
存储器控制器18a、18b用于控制半导体存储器装置10。设有多个存储器控制器18a、18b。这里设有例如两个存储器控制器18a、18b。存储器控制器18a是用于例如通道A(通道A侧)的存储器控制器。存储器控制器18b是用于例如通道B(通道B侧)的存储器控制器。
CPU(处理单元)14、GPU(处理单元)16和存储器控制器18a、18b通过总线线路(系统总线)20与彼此互连。
在CPU14中，设有存储器资源控制器15。如稍后将描述的，在存储器资源控制器15中，登记有GPU16要求的存储器的资源的信息。
在半导体存储器装置10中，设有多个输入/输出端口(外围接口、输入/输出接口)22a、22b。这里设有例如两个输入/输出端口22a、22b。输入/输出端口22a是用于通道A(通道A侧)的输入/输出端口。输入/输出端口22b是用于通道B(通道B侧)的输入/输出端口。用于通道A的输入/输出端口22a和用于通道A的存储器控制器18a由总线线路24a互连。用于通道B的输入/输出端口22b和用于通道B的存储器控制器18b由总线线路24b互连。
在图1中，没有示出半导体存储器装置10的除了输入/输出端口22a、22b以外的那些构成组件。
图2是根据第一实施例的半导体存储器装置的框图。
如图2中所示，在半导体存储器装置10中，设有多个存储器块(存储器阵列)，即存储器块A0(MBA0)、存储器块A1(MBA1)、存储器块B0(MBB0)和存储器块B1(MBB1)。每个存储器块A0-B1的容量例如是32兆比特。
对于各个存储器块A0-B1，设有总线线路26。
在输入/输出端口22a、22b和存储器块A0-B1之间，分别设有选择器(开关)28a、28b。设在用于通道A的输入/输出端口22a和存储器块A0-B1之间的选择器28a是用于通道A的选择器。设在用于通道B的输入/输出端口22a和存储器块A0-B1之间的选择器28b是用于通道B的选择器。用于设定存储器块A0-B1中的每一个的选择器28a、28b将结合任一通道使用。
用于通道A的选择器28a和用于通道A的输入/输出端口22a由总线线路30a连接。用于通道B的选择器28b和用于通道B的输入/输出端口22b由总线线路30b连接。
在用于通道A的输入/输出端口22a中，设有输入/输出缓冲器32a、地址译码器34a、命令译码器36a和设定单元(设定电路)38a。如稍后将描述的，设定单元38a设定选择器28a以使得期望的存储器块A0-B1被选择性地用作通道A。例如使用模式寄存器作为设定单元38a。模式寄存器是能够保存各种操作模式的寄存器。
模式寄存器也被称为模式寄存器组(MRS)。
在用于通道B的输入/输出端口22b中，设有输入/输出缓冲器32b、地址译码器34b、命令译码器36b和设定单元(设定电路)38b。如稍后将描述的，设定单元38b设定选择器28b以使得期望的存储器块A0-B1被选择性地用作通道B。例如使用模式寄存器作为设定单元38b。
在存储器块A0-B1中，分别设有电源电路40a-40d。电源电路40a-40d分别向存储器块A0-B1供应电源。
设有用于控制电源电路40a-40d的电源控制电路(电源控制单元)42。
图3是概念性地示出用于通道A的选择器28a的构造的电路图。在图3中所见的左侧要连接到输入/输出端口22a，并且在图3中所见的右侧要连接到存储器块A0-B1。
用于通道A的选择器28a设定要连接到用于通道A的输入/输出端口22a的总线线路30a与分别为存储器块A0-B1设置的总线线路26之间的连接。
总线线路30a包括命令总线线路(控制总线线路)、地址总线线路和数据总线线路。在命令的信息由例如若干比特表示的情况下，设有例如若干条命令总线线路。在地址的信息由例如16比特表示的情况下，设有例如16条地址总线线路。在数据的信息由例如16比特表示的情况下，设有例如16条数据总线线路。
命令总线线路、地址总线线路和数据总线线路的数目不限于上述的，而是可被适当地设定。
在选择器28a中，设有多个开关44a-44d。开关44a-44d被设定从而来设定总线线路30a与总线线路26之间的连接。
当开关44a被设定为接通时，通道A的总线线路30a连接到为存储器块A设置的总线线路26，并且存储器块A0被用于通道A。
另一方面，当开关44a被设定为关断时，通道A的总线线路30a与为存储器块A0设置的总线线路26断开连接，并且存储器块A0不被用在通道A中。
当开关44b被设定为接通时，通道A的总线线路30a连接到为存储器块A1设置的总线线路26，并且存储器块A1被用于通道A。
另一方面，当开关44b被设定为关断时，通道A的总线线路30a与为存储器块A1设置的总线线路26断开连接，并且存储器块A1不被用在通道A中。
当开关44c被设定为接通时，通道A的总线线路30a连接到为存储器块B0设置的总线线路26，并且存储器块B被用于通道A。
另一方面，当开关44c被设定为关断时，用于通道A的总线线路30a与为存储器块B0设置的总线线路26断开连接，并且存储器块B0不被用在通道A中。
当开关44d被设定为接通时，通道A的总线线路30a连接到为存储器块B1设置的总线线路26，并且存储器块B1被用于通道A。
另一方面，当开关44d被设定为关断时，通道A的总线线路30a与为存储器块B1设置的总线线路26断开连接，并且存储器块B1不被用在通道A中。
图4是概念性地示出用于通道B的选择器28b的构造的电路图。在图4中所见的右侧要连接到输入/输出端口22b，并且在图4中所见的左侧要连接到存储器块A0-B1。
用于通道B的选择器28b用于设定要连接到用于通道B的输入/输出端口22b的总线线路30b与分别为存储器块A0-B1设置的总线线路26之间的连接。
总线线路30b与总线线路30a一样包括命令总线线路(控制总线线路)、地址总线线路和数据总线线路。在命令的信息由例如若干比特表示的情况下，设有例如若干条命令总线线路。在地址的信息由例如16比特表示的情况下，设有例如16条地址总线线路。在数据的信息由例如16比特表示的情况下，设有例如16条数据总线线路。
如上所述，命令总线线路、地址总线线路和数据总线线路的数目不限于上述的，而是可被适当地设定。
在选择器28b中，设有多个开关44e-44h。开关44e-44h被设定从而来设定总线线路30b与总线线路26之间的连接。
当开关44e被设定为接通时，通道B的总线线路30b连接到为存储器块A0设置的总线线路26，并且存储器块A0被用于通道B。
另一方面，当开关44e被设定为关断时，通道B的总线线路30b与为存储器块A0设置的总线线路26断开连接，并且存储器块A0不被用在通道B中。
当开关44f被设定为接通时，通道B的总线线路30b连接到为存储器块A1设置的总线线路26，并且存储器块A1被用于通道B。
另一方面，当开关44f被设定为关断时，通道B的总线线路30b与为存储器块A1设置的总线线路26断开连接，并且存储器块A1不被用在通道B中。
当开关44g被设定为接通时，通道B的总线线路30b连接到为存储器块B0设置的总线线路26，并且存储器块B被用于通道B。
另一方面，当开关44g被设定为关断时，通道B的总线线路30b与为存储器块B0设置的总线线路26断开连接，并且存储器块B0不被用在通道B中。
当开关44h被设定为接通时，通道B的总线线路30b连接到为存储器块B1设置的总线线路26，并且存储器块B1被用于通道B。
另一方面，当开关44h被设定为关断时，通道B的总线线路30b与为存储器块B1设置的总线线路26断开连接，并且存储器块B1不被用在通道B中。
在开关44a-44h中，对于各条总线线路设有传输门46a-46h(参见图5和图6)。
图5是设在用于通道A的选择器的开关中的传输门的视图。
如图5中所示，传输门46a-46d分别由CMOS模拟开关形成。各个CMOS模拟开关46a-46d分别由并联连接的PMOS晶体管48a-48d和NMOS晶体管50a-50d形成。
当输入到PMOS晶体管48a的栅极的信号swa0ax为L(低)电平并且输入到NMOS晶体管50a的栅极的信号swa0az为H(高)电平时，开关44a的传输门46a被接通。
另一方面，当输入到PMOS晶体管48b的栅极的信号swa0ax为H电平并且输入到NMOS晶体管50a的栅极的信号swa0az为L电平时，开关44a的传输门46a被关断。
当输入到PMOS晶体管48b的栅极的信号swa1ax为L电平并且输入到NMOS晶体管50b的栅极的信号swa1az为H电平时，开关44b的传输门46b被接通。
另一方面，当输入到PMOS晶体管48b的栅极的信号swa1ax为H电平并且输入到NMOS晶体管50b的栅极的信号swa1az为L电平时，开关44b的传输门46b被关断。
当输入到PMOS晶体管48c的栅极的信号swb0ax为L电平并且输入到NMOS晶体管50c的栅极的信号swb0az为H电平时，开关44c的传输门46c被接通。
另一方面，当输入到PMOS晶体管48c的栅极的信号swb0ax为H电平并且输入到NMOS晶体管50c的栅极的信号swb0az为L电平时，开关44c的传输门46c被关断。
当输入到PMOS晶体管48d的栅极的信号swb1ax为L电平并且输入到NMOS晶体管50d的栅极的信号swb1az为H电平时，开关44d的传输门46d被接通。
另一方面，当输入到PMOS晶体管48d的栅极的信号swb1ax为H电平并且输入到NMOS晶体管50d的栅极的信号swb1az为L电平时，开关44d的传输门46d被关断。
图6是设在用于通道B的选择器的开关中的传输门的视图。
如图6中所示，传输门46e-46h分别由CMOS模拟开关形成。各个CMOS模拟开关46e-46h分别由并联连接的PMOS晶体管48e-48h和NMOS晶体管50e-50h形成。
当输入到PMOS晶体管48e的栅极的信号swa0bx为L电平并且输入到NMOS晶体管50e的栅极的信号swa0bz为H电平时，开关44e的传输门46e被接通。
另一方面，当输入到PMOS晶体管48e的栅极的信号swa0bx为H电平并且输入到NMOS晶体管50e的栅极的信号swa0bz为L电平时，开关44e的传输门46e被关断。
当输入到PMOS晶体管48f的栅极的信号swa1bx为L电平并且输入到NMOS晶体管50f的栅极的信号swa1bz为H电平时，开关44f的传输门46f被接通。
另一方面，当输入到PMOS晶体管48f的栅极的信号swa1bx为H电平并且输入到NMOS晶体管50f的栅极的信号swa1bz为L电平时，开关44f的传输门46f被关断。
当输入到PMOS晶体管48g的栅极的信号swb0bx为L电平并且输入到NMOS晶体管50g的栅极的信号swb0bz为H电平时，开关44g的传输门46g被接通。
另一方面，当输入到PMOS晶体管48g的栅极的信号swb0bx为H电平并且输入到NMOS晶体管50g的栅极的信号swb0bz为L电平时，开关44g的传输门46g被关断。
当输入到PMOS晶体管48h的栅极的信号swb1bx为L电平并且输入到NMOS晶体管50h的栅极的信号swb1bz为H电平时，开关44h的传输门46h被接通。
另一方面，当输入到PMOS晶体管48h的栅极的信号swb1bx为H电平并且输入到NMOS晶体管50h的栅极的信号swb1bz为L电平时，开关44h的传输门46h被关断。
图7至图11是根据本实施例的半导体装置的设定单元的电路图。
如图7中所示，指示设定代码(模式设定代码、地址代码)的信号P0-P2分别连接到传输门52a-52c的输入端。传输门52a-52c由CMOS模拟开关形成。这种CMOS模拟开关分别由并联连接的PMOS晶体管54a-54c和NMOS晶体管56a-56c形成。信号线mrsax连接到传输门52a-52c的PMOS晶体管54a-54c的栅极。信号线mrsaz连接到传输门52a-52c的NMOS晶体管56a-56c的栅极。当信号线mrsax被设定为L电平并且信号线mrsaz被设定为H电平时，传输门52a-52c被接通。传输门52a-52c被设定为接通，从而指示设定代码的信号P0-P2可被读取。
传输门52a-52c的输出端分别连接到锁存电路(锁存寄存器，寄存器)58a-58c。锁存电路58a-58c由第一反相器60a-60c和第二反相器62a-62c分别组合形成。第一反相器60a-60c接收经由传输门52a-52c输入的数据，并且将接收的数据反相，并输出反相的数据。第二反相器62a-62c接收第一反相器60a-60c的输出数据，并且将接收的数据反相，并将反相的数据反馈到第一反相器60a-60c的输入。锁存电路58a-58c保存基于经由传输门52a-52c输入的信号P0-P2的信息(设定信息)。
锁存电路58a-58c的输出连接到逻辑门(逻辑电路)64a-64d的输入端。
逻辑门64a在锁存电路58a-58c的所有输出都为H电平时具有L电平的输出信号s0ax，否则具有H电平的输出信号s0ax。
当锁存电路58a的输出为L电平、锁存电路58b的输出为H电平并且锁存电路58c的输出为H电平时，逻辑门64b具有L电平的输出信号s1ax。当锁存电路58a-58c的输出为其他情况时，逻辑门64b的输出信号s1ax为H电平。
当锁存电路58a的输出为H电平、锁存电路58b的输出为L电平并且锁存电路58c的输出为H电平时，逻辑门64c具有L电平的输出信号s2ax。当锁存电路58a-58c的输出为其他情况时，逻辑门64c的输出信号s2ax为H电平。
当锁存电路58a的输出为L电平、锁存电路58b的输出为L电平并且锁存电路58c的输出为H电平时，逻辑门64d具有L电平的输出信号s3ax。当锁存电路58a-58c的输出为其他情况时，逻辑门64d的输出信号s3ax为H电平。
逻辑门64a-64d的输出端分别连接到PMOS晶体管66a-66d的栅极。PMOS晶体管66a-66d的源极分别连接到电源电压Vdd。当逻辑门64a-64d的输出为L电平时，PMOS晶体管66a-66d被接通。
信号线swa0az连接到多个MOS晶体管66a-66d的漏极，这些MOS晶体管66a-66d的栅极分别连接到逻辑门64a-64d的输出。当逻辑门64a-64d的输出s0ax、s1ax、s2ax、s3ax之一为L电平时，信号swa0az为H电平。
如上所述，信号线swa0az连接到设在通道A侧的选择器28a的开关44a中的传输门46a的NMOS晶体管50a的栅极。
信号swa0az连接到反相器68a的输入端(参见图9)。反相器68a接收信号swa0az并将其反相，并且输出信号swa0ax。信号swa0ax连接到设在通道A侧的选择器28a的开关44a中的传输门46a的PMOS晶体管48a的栅极。
信号线swa0az连接到NMOS晶体管70a的漏极(参见图10)。NMOS晶体管70a的源极接地(GND)。逻辑门72a的输出端连接到NMOS晶体管70a的栅极。逻辑门64a-64d的输出信号s0ax、s1ax、s2ax、s3ax输入到逻辑门72a的输入端。当逻辑门64a-64d的输出信号s0ax、s1ax、s2ax、s3ax全都是H电平时，逻辑门72a具有H电平的输出。当逻辑门64a-64d的输出信号s0ax、s1ax、s2ax、s3ax全都是H电平时，逻辑门72a的输出为H电平，NMOS晶体管70a被接通，并且信号swa0az为L电平。
逻辑门64b-64d的输出端分别连接到PMOS晶体管66e-66g的栅极。PMOS晶体管66e-66g的源极分别连接到电源电压Vdd。当逻辑门64b-64d的输出为L电平时，PMOS晶体管66e-66g被接通。
信号线swa1az连接到多个PMOS晶体管66e-66g的漏极，这些PMOS晶体管66e-66g的栅极分别连接到逻辑门64b-64d的输出。当逻辑门64b-64d的输出s1ax、s2ax、s3ax之一为L电平时，信号swa1az为H电平。
如上所述，信号线swa1az连接到设在通道A侧的选择器28a的开关44b中的传输门46b的NMOS晶体管50b的栅极。
信号swa1az连接到反相器68b的输入端(参见图9)。反相器68b接收信号swa1az并将其反相，并且输出信号swa1ax。信号swa1ax连接到设在通道A侧的选择器28a的开关44b中的传输门46b的PMOS晶体管48b的栅极。
信号线swa1az连接到NMOS晶体管70b的漏极(参见图10)。NMOS晶体管70b的源极接地(GND)。逻辑门72b的输出端连接到NMOS晶体管70b的栅极。逻辑门64b-64d的输出信号s1ax、s2ax、s3ax输入到逻辑门72b的输入端。当逻辑门64b-64d的输出信号s1ax、s2ax、s3ax全都是H电平时，逻辑门72b具有H电平的输出。当逻辑门64b-64d的输出信号s1ax、s2ax、s3ax全都是H电平时，逻辑门72b的输出为H电平，NMOS晶体管70b被接通，并且信号swa1az为L电平。
逻辑门64c、64d的输出端分别连接到PMOS晶体管66h、66i的栅极。PMOS晶体管66h、66i的源极分别连接到电源电压Vdd。当逻辑门64c、64d的输出为L电平时，PMOS晶体管66h、66i被接通。
信号线swb1az连接到多个PMOS晶体管66h、66i的漏极，这些PMOS晶体管66h、66i的栅极分别连接到逻辑门64c、64d的输出。当逻辑门64c、64d的输出s2ax、s3ax之一为L电平时，信号swb1az为H电平。
如上所述，信号线swb1az连接到设在通道A侧的选择器28a的开关44d中的传输门46d的NMOS晶体管50d的栅极。
信号swb1az连接到反相器68d的输入端(参见图9)。反相器68d接收信号swb1az并将其反相，并且输出信号swb1ax。信号swb1ax连接到设在通道A侧的选择器28a的开关44d中的传输门46d的PMOS晶体管48d的栅极。
信号线swb1az连接到NMOS晶体管70c的漏极(参见图10)。NMOS晶体管70c的源极接地(GND)。逻辑门72c的输出端连接到NMOS晶体管70c的栅极。逻辑门64c、64d的输出信号s2ax、s3ax输入到逻辑门72c的输入端。当逻辑门64c、64d的输出信号s2ax、s3ax全都是H电平时，逻辑门72c具有H电平的输出。当逻辑门64c、64d的输出信号s2ax、s3ax全都是H电平时，逻辑门72c的输出为H电平，NMOS晶体管70c被接通，并且信号swb1az为L电平。
逻辑门64d的输出端连接到PMOS晶体管66j的栅极。PMOS晶体管66j的源极连接到电源电压Vdd。当逻辑门64d的输出为L电平时，PMOS晶体管66j被接通。
信号线swb0az连接到PMOS晶体管66j的漏极，PMOS晶体管66j的栅极连接到逻辑门64d的输出。当逻辑门64d的输出s3ax为L电平时，信号swb0az为H电平。
如上所述，信号线swb0az连接到设在通道A侧的选择器28a的开关44c中的传输门46c的NMOS晶体管50c的栅极。
信号swb0az连接到反相器68c的输入端(参见图9)。反相器68c接收信号swb0az并将其反相，并且输出信号swb0ax。信号swb0ax连接到设在通道A侧的选择器28c的开关44c中的传输门46c的PMOS晶体管48c的栅极。
信号线swb0az连接到NMOS晶体管70d的漏极(参见图10)。NMOS晶体管70d的源极接地(GND)。逻辑门64d的输出信号s3ax输入到NMOS晶体管70d的栅极。当逻辑门64d的输出信号s3ax为H电平时，NMOS晶体管70d被接通，并且信号swb0az为L电平。
如图8中所示，指示设定代码的信号Q0-Q2分别连接到传输门74a-74c的输入端。传输门74a-74c由CMOS模拟开关形成。这种CMOS模拟开关分别由并联连接的PMOS晶体管76a-76c和NMOS晶体管78a-78c形成。信号线mrsbx连接到传输门74a-74c的PMOS晶体管76a-76c的栅极。信号线mrsbz连接到传输门74a-74c的NMOS晶体管78a-78c的栅极。当信号mrsbx被设定为L电平并且信号mrsbz被设定为H电平时，传输门74a-74c被接通。通过接通传输门74a-74c，可以读取指示设定代码的信号Q0-Q2。
传输门74a-74c的输出端分别连接到锁存电路(锁存寄存器，寄存器)80a-80c。锁存电路80a-80c由第一反相器82a-82c和第二反相器84a-84c分别组合形成。第一反相器82a-82c接收经由传输门74a-74c输入的数据，将其反相并输出反相的数据。第二反相器84a-84c接收第一反相器82a-82c的输出数据并将其反相，并将反相的数据反馈到第一反相器82a-82c的输入。锁存电路80a-80c保存基于经由传输门74a-74c输入的信号Q0-Q2的信息(设定信息)。
锁存电路80a-80c的输出连接到逻辑门86a-86d的输入端。
逻辑门86a在锁存电路80a-80c的输出全都为H电平时具有L电平的输出信号s0bx，否则输出信号s0bx为H电平。
当锁存电路80a的输出为L电平、锁存电路80b的输出为H电平并且锁存电路80c的输出为H电平时，逻辑门86b具有L电平的输出信号s1bx。当锁存电路80a-80c的输出为其他情况时，逻辑门86b的输出信号s1bx为H电平。
当锁存电路80a的输出为H电平、锁存电路80b的输出为L电平并且锁存电路80c的输出为H电平时，逻辑门86c具有L电平的输出信号s2bx。当锁存电路80a-80c的输出为其他情况时，逻辑门86c的输出信号s2bx为H电平。
当锁存电路80a的输出为L电平、锁存电路80b的输出为L电平并且锁存电路80c的输出为H电平时，逻辑门86d具有L电平的输出信号s3bx。当锁存电路80a-80c的输出为其他情况时，逻辑门86d的输出信号s3bx为H电平。
逻辑门86a-86d的输出端分别连接到PMOS晶体管88a-88d的栅极。PMOS晶体管88a-88d的源极连接到电源电压Vdd。当逻辑门86a-86d的输出为L电平时，PMOS晶体管88a-88d被接通。
信号线swb0bz连接到多个PMOS晶体管88a-88d的漏极，这些PMOS晶体管88a-88d的栅极分别连接到逻辑门86a-86d的输出。当逻辑门86a-86d的输出s0bx、s1bx、s2bx、s3bx之一为L电平时，信号swb0bz为H电平。
如上所述，信号线swb0bz连接到设在通道B侧的选择器28b的开关44g中的传输门46g的NMOS晶体管50g的栅极。
信号swb0bz连接到反相器90c的输入端(参见图9)。反相器90a接收信号swb0bz并将其反相，并且输出信号swb0bx。信号swb0bx连接到设在通道B侧的选择器28b的开关44g中的传输门46g的PMOS晶体管48g的栅极。
信号线swb0bz连接到NMOS晶体管92a的漏极(参见图11)。NMOS晶体管92a的源极接地(GND)。逻辑门94a的输出端连接到NMOS晶体管92a的栅极。逻辑门86a-86d的输出信号s0bx、s1bx、s2bx、s3bx输入到逻辑门94a的输入端。当逻辑门86a-86d的输出信号s0bx、s1bx、s2bx、s3bx全都是H电平时，逻辑门94a具有H电平的输出信号。当逻辑门86a-86d的输出信号s0bx、s1bx、s2bx、s3bx全都是H电平时，逻辑门94a的输出为H电平，NMOS晶体管92a被接通，并且信号swb0bz为L电平。
逻辑门86b-86d的输出端分别连接到PMOS晶体管88e-88g的栅极。PMOS晶体管88e-88g的源极分别连接到电源电压Vdd。当逻辑门86b-86d的输出为L电平时，PMOS晶体管88e-88g被接通。
信号线swb1bz连接到多个PMOS晶体管88e-88g的漏极，这些PMOS晶体管88e-88g的栅极分别连接到逻辑门86b-86d的输出。当逻辑门86b-86d的输出s1bx、s2bx、s3bx之一为L电平时，信号swb1bz为H电平。
如上所述，信号线swb1bz连接到设在通道B侧的选择器28b的开关44h中的传输门46h的NMOS晶体管50h的栅极。
信号swb1bz连接到反相器90d的输入端(参见图9)。反相器90d接收信号swb1bz并将其反相，并且输出信号swb1bx。信号swb1bx连接到设在通道B侧的选择器28b的开关44h中的传输门46b的PMOS晶体管48h的栅极。
信号线swb1bz连接到NMOS晶体管92b的漏极(参见图11)。NMOS晶体管92b的源极接地(GND)。逻辑门94b的输出端连接到NMOS晶体管92b的栅极。逻辑门86b-86d的输出信号s1bx、s2bx、s3bx输入到逻辑门94b的输入端。当逻辑门86b-86d的输出信号s1bx、s2bx、s3bx全都是H电平时，逻辑门94b具有H电平的输出。当逻辑门86b-86d的输出信号s1bx、s2bx、s3bx全都是H电平时，逻辑门94b的输出为H电平，NMOS晶体管92b被接通，并且信号swb1bz为L电平。
逻辑门86c、86d的输出端分别连接到PMOS晶体管88h、88i的栅极。PMOS晶体管88h、88i的源极分别连接到电源电压Vdd。当逻辑门86c、86d的输出为L电平时，PMOS晶体管88h、88i被接通。
信号线swa1bz连接到多个PMOS晶体管88h、88i的漏极，这些PMOS晶体管88h、88i的栅极分别连接到逻辑门86c、86d的输出。当逻辑门86c、86d的输出s2bx、s3bx之一为L电平时，信号swb1bz为H电平。
如上所述，信号线swa1bz连接到设在通道B侧的选择器28b的开关44f中的传输门46f的NMOS晶体管50f的栅极。
信号swa1bz连接到反相器90d的输入端(参见图9)。反相器90d接收信号swa1bz并将其反相，并且输出信号swa1bx。信号swa1bx连接到设在通道B侧的选择器28b的开关44f中的传输门46f的PMOS晶体管48f的栅极。
信号线swa1bz连接到NMOS晶体管92c的漏极(参见图11)。NMOS晶体管92c的源极接地(GND)。逻辑门94c的输出端连接到NMOS晶体管92c的栅极。逻辑门86c、86d的输出信号s2bx、s3bx输入到逻辑门94c的输入端。当逻辑门86c、86d的输出信号s2bx、s3bx全都是H电平时，逻辑门94c具有H电平的输出。当逻辑门86c、86d的输出信号s2bx、s3bx全都是H电平时，逻辑门94c的输出为H电平，NMOS晶体管92c被接通，并且信号swa1bz为L电平。
逻辑门86d的输出端连接到PMOS晶体管88j的栅极。PMOS晶体管88j的源极连接到电源电压Vdd。当逻辑门86d的输出为L电平时，PMOS晶体管88j被接通。
信号线swa0bz连接到PMOS晶体管88j的漏极，PMOS晶体管88j的栅极分别连接到逻辑门86d的输出。当逻辑门86d的输出s3bx为L电平时，信号swa0bz为H电平。
如上所述，信号线swa0bz连接到设在通道B侧的选择器28b的开关44e中的NMOS晶体管50e的栅极。
信号swa0bz连接到反相器90a的输入端(参见图9)。反相器90a接收信号swa0bz并将其反相，并且输出信号swa0bx。信号swa0bx连接到设在通道B侧的选择器28b的开关44e中的传输门46e的PMOS晶体管48e的栅极。
信号线swa0bz连接到NMOS晶体管92d的漏极(参见图11)。NMOS晶体管92d的源极接地(GND)。逻辑门86d的输出信号s3bx输入到NMOS晶体管92d的栅极。当逻辑门86d的输出信号s3bx为H电平时，NMOS晶体管92d被接通，并且信号swb0bz为L电平。
图12是根据本实施例的半导体存储器装置的设定表。
设定A-I用于使得仅存储器块A0对于通道A可用。信号P0被设定为L电平，信号P1被设定为L电平，并且信号P2被设定为L电平(参见图7)。当信号P0被设定为L电平，信号P1被设定为L电平，并且信号P2被设定为L电平，并且传输门52a-52c被接通时，逻辑门64a的输出s0ax为L电平，并且逻辑门64b-64d的输出s1ax、s2ax、s3ax为H电平。于是，信号swa0az为H电平，并且信号swa1az、swb1az、swb0az为L电平。信号swa0ax为L电平，并且信号swa1ax、swb1ax、swb0ax为H电平。从而，开关44a的传输门46a被接通，并且开关44b-44d的传输门46b-46d被关断。从而，存储器块A0对于通道A可用，并且存储器块A1、B0、B1对于通道A不可用。
设定A-II用于使得存储器块A0、A1对于通道A可用。在此情况下，信号P0被设定为H电平，信号P1被设定为L电平，并且信号P2被设定为L电平。当信号P0被设定为H电平，信号P1被设定为L电平，并且信号P2被设定为L电平，并且传输门52a-52c被接通时，逻辑门64b的输出s1ax为L电平，并且逻辑门64a、64c、64d的输出s0ax、s2ax、s3ax为H电平。于是，信号swa0az、swa1az为H电平，并且信号swb1az、swb0az为L电平。另外，信号swa0ax、swa1ax为L电平，并且信号swb1ax、swb0ax为H电平。从而，开关44a、44b的传输门46a、46b被接通，并且开关44c、44d的传输门46c、46d被关断。从而，存储器块A0、A1对于通道A可用，并且存储器块B0、B1对于通道A不可用。
设定A-III用于使得存储器块A0、A1、B1对于通道A可用。在此情况下，信号P0被设定为L电平，信号P1被设定为H电平，并且信号P2被设定为L电平。当信号P0被设定为L电平，信号P1被设定为H电平，并且信号P2被设定为L电平，并且传输门52a-52c被接通时，逻辑门64c的输出s2ax为L电平，并且逻辑门64a、64b、64d的输出s0ax、s1ax、s3ax为H电平。于是，信号swa0az、swa1az、swb1az为H电平，并且信号swb0az为L电平。另外，信号swa0ax、swa1ax、swb1ax为L电平，并且信号swb0ax为H电平。从而，开关44a、44b、44d的传输门46a、46b、46d被接通，并且开关44c的传输门46c被关断。从而，存储器块A0、A1、B1对于通道A可用，并且存储器块B0对于通道A不可用。
设定A-IV用于使得存储器块A0、A1、B0、B1对于通道A可用。在此情况下，信号P0被设定为H电平，信号P1被设定为H电平，并且信号P2被设定为L电平。当信号P0被设定为H电平，信号P1被设定为H电平，并且信号P2被设定为L电平，并且传输门52a-52c被接通时，逻辑门64d的输出s3ax为L电平，并且逻辑门64a、64b、64c的输出s0ax、s1ax、s2ax为H电平。于是，信号swa0az、swa1az、swb1az、swb0az为H电平，并且信号swa0ax、swa1ax、swb1ax、swb0ax为L电平。从而，开关44a-44d的传输门46a-46d被接通。从而，使得存储器块A0、A1、B0、B1对于通道A可用。
如上所述，与指示设定代码的信号P0-P2相对应的信息由锁存电路58a-58c保存，并且基于由锁存电路58a-58c保存的设定信息，选择器28a的连接被设定。
设定B-I用于使得仅存储器块B0对于通道B可用。在此情况下，信号Q0被设定为L电平，信号Q1被设定为L电平，并且信号Q2被设定为L电平(参见图8)。当信号Q0被设定为L电平，信号Q1被设定为L电平，并且信号Q2被设定为L电平，并且传输门74a-74c被接通时，逻辑门86a的输出s0bx为L电平，并且逻辑门86b-86d的输出s1bx、s2bx、s3bx为H电平。于是，信号swb0bz为H电平，并且信号swb1bz、swa1bz、swa0bz为L电平。另外，信号swb0bx为L电平，并且信号swb1bx、swa1bx、swa0bx为H电平。从而，开关44g的传输门46e被接通，并且开关44e、44f、44h的传输门46e、46f、46h被关断。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
设定B-II用于使得存储器块B0和存储器块B1对于通道B可用。在此情况下，信号Q0被设定为H电平，信号Q1被设定为L电平，并且信号Q2被设定为L电平。当信号Q0被设定为H电平，信号Q1被设定为L电平，并且信号Q2被设定为L电平，并且传输门74a-74c被接通时，逻辑门86b的输出s1bx为L电平，并且逻辑门86a、86c、86d的输出s0bx、s2bx、s3bx为H电平。于是，信号swb0bz、swb1bz为H电平，并且信号swa1bz、swa0bz为L电平。另外，信号swb0bx、swb1bx为L电平，并且信号swa1bx、swa0bx为H电平。从而，开关44g、44h的传输门46g、46h被接通，并且开关44e、44f的传输门46e、46f被关断。从而，使得存储器块B0、B1对于通道B可用，并且使得存储器块A0、A1对于通道B不可用。
设定B-III用于使得存储器块B0、存储器块B1和存储器块A1对于通道B可用。在此情况下，信号Q0被设定为L电平，信号Q1被设定为H电平，并且信号Q2被设定为L电平。当信号Q0、信号Q1和信号Q2被设定为L电平，并且传输门74a-74c被接通时，逻辑门86c的输出s2bx为L电平，并且逻辑门86a、86b、86d的输出s0bx、s1bx、s3bx为H电平。于是，信号swb0bz、swb1bz、swa1bz为H电平，并且信号swa0bz为L电平。另外，信号swb0bx、swb1bx、swa1bx为L电平，并且信号swa0bx为H电平。从而，开关44g、44h、44f的传输门46g、46h、46f被接通，并且开关44e的传输门46e被关断。从而，使得存储器块B0、B1、A1对于通道B可用，并且使得存储器块A0对于通道B不可用。
设定B-IV用于使得存储器块B0、存储器块B1、存储器块A0和存储器块A1对于通道B可用。在此情况下，信号Q0被设定为H电平，信号Q1被设定为H电平，并且信号Q2被设定为L电平。当信号Q0被设定为H电平，信号Q1被设定为H电平，并且信号Q2被设定为L电平，并且传输门74a-74c被接通时，逻辑门86d的输出s3bx为L电平，并且逻辑门86a、86b、86c的输出s0bx、s1bx、s2bx为H电平。于是，信号swb0bz、swb1bz、swa1bz、swa0bz为H电平。另外，信号swb0bx、swb1bx、swa1bx、swa0bx为L电平。从而，开关44g、44h、44e、44f的传输门46g、46h、46e、46f被接通。从而，使得存储器块B0、B1、A0、A1对于通道B可用。
如上所述，与指示设定代码的信号Q0-Q2相对应的信息由锁存电路80a-80c保存，并且基于由锁存电路80a-80c保存的设定信息，选择器28b的连接被设定。
图13是根据本实施例的半导体存储器装置的电源控制电路。
信号swa0az和信号swa0bz被输入到逻辑门96a。当输入信号swa0az和输入信号swa0bz都是L电平时，逻辑门96a具有H电平的输出信号pda0z。当存储器块A0不被用于通道A时，信号swa0az为L电平。当存储器块A0不被用于通道B时，信号swa0bz为L电平。因此，当存储器块A0既不用于通道A也不用于通道B时，逻辑门96a的输出pda0z为H电平。
信号swa1az和信号swa1bz被输入到逻辑门96b。当输入信号swa1az和输入信号swa1bz都是L电平时，逻辑门96b具有H电平的输出信号pda1z。当存储器块A1不被用于通道A时，信号swa1az为L电平。当存储器块A1不被用于通道B时，信号swa1bz为L电平。因此，当存储器块A1既不用于通道A也不用于通道B时，逻辑门96b的输出pda1z为H电平。
信号swb0az和信号swb0bz被输入到逻辑门96c。当输入信号swb0az和输入信号swb0bz都是L电平时，逻辑门96c具有H电平的输出信号pdb0z。当存储器块B0不被用于通道A时，信号swb0az为L电平。当存储器块B0不被用于通道B时，信号swb0bz为L电平。因此，当存储器块B0既不用于通道A也不用于通道B时，逻辑门96c的输出pdb0z为H电平。
信号swb1az和信号swb1bz被输入到逻辑门96d。当输入信号swb1az和输入信号swb1bz都是L电平时，逻辑门96d具有H电平的输出信号pdb1z。当存储器块B1不被用于通道A时，信号swb1az为L电平。当存储器块B1不被用于通道B时，信号swb1bz为L电平。因此，当存储器块B1既不用于通道A也不用于通道B时，逻辑门96d的输出pdb1z为H电平。
电源控制电路42的逻辑门96a-96d的输出信号pda0z、pda1z、pdb0z、pdb1z分别被输入到电源电路40a-40d。
当输入信号pda0z为L电平时，电源电路40a向存储器块A0供应电源。另一方面，当输入信号pda0z为H电平时，电源电路40a不向存储器块A0供应电源。因此，当存储器块A0既不用于通道A也不用于通道B时，电源不被供应给存储器块A0。
当输入信号pda1z为L电平时，电源电路40b向存储器块A1供应电源。另一方面，当输入信号pda1z为H电平时，电源电路40b不向存储器块A1供应电源。因此，当存储器块A1既不用于通道A也不用于通道B时，电源不被供应给存储器块A1。
当输入信号pdb0z为L电平时，电源电路40c向存储器块B0供应电源。另一方面，当输入信号pdb0z为H电平时，电源电路40c不向存储器块B0供应电源。因此，当存储器块B0既不用于通道A也不用于通道B时，电源不被供应给存储器块B0。
当输入信号pdb1z为L电平时，电源电路40d向存储器块B1供应电源。另一方面，当输入信号pdb1z为H电平时，电源电路40d不向存储器块B1供应电源。因此，当存储器块B1既不用于通道A也不用于通道B时，电源不被供应给存储器块B1。
当存储器块A0、A1、B0、B1既不用于通道A也不用于通道B时，电源不被供应给存储器块A0、A1、B0、B1，这可节省电力。
接下来，将参考图14来描述根据本实施例的电子装置的操作。图14是根据本实施例的电子装置的操作的流程图。
电源被供应给根据本实施例的电子装置(步骤SI)。
接下来，当对电子装置的电源供应开始时，SOC12开始被激活，同时半导体存储器装置10开始被初始化(步骤S2)。半导体存储器装置10初始化内部电路(未示出)。
接下来，GPU16经由总线线路20把要用于GPU16的存储器容量的信息通知给CPU14(S3)。CPU14在存储器资源控制器15中存储由GPU16通知的要用于GPU16的存储器容量的信息。CPU14可使用通过从半导体存储器装置10的存储器容量中减去GPU16的存储器容量而给出的存储器容量。当每个存储器块A0-B1的存储器容量是例如32兆比特时，半导体存储器装置的存储器块A0-B1的总容量是例如128兆比特。当要被GPU16使用的存储器容量是例如32兆比特时，CPU14可使用例如96兆比特的存储器容量。当CPU14通过使用图12中所示的设定A-III来访问例如半导体存储器装置10的通道A时，CPU14可使用例如96兆比特的存储器容量。当GPU16通过使用图12中所示的设定B-I来访问例如半导体存储器装置10的通道B时，GPU16可使用例如32兆比特的存储器容量。
然后，CPU14经由存储器控制器18a、18b向输入/输出端口22a、22b发送用于对设定单元38a、38b进行设定的设定命令(命令寄存器命令)(步骤S4)。此时，CPU14将指示设定代码的信号P0-P2、Q0-Q2的信息与设定命令一起经由存储器控制器18a、18b发送到输入/输出端口22a、22b。当用于通道A的设定代码是例如A-III时(参见图12)，例如，指示设定代码的信号是P0＝0(L电平)、P1＝1(H电平)、P2＝0(L电平)。当用于通道B的设定是例如B-I时(参见图12)，例如，指示设定代码的信号是P0＝0(L电平)、P1＝0(L电平)和P2＝0(L电平)。
这种设定命令将连接到传输门52a-52c的PMOS晶体管54a-54c的栅极的信号线mrsax设定为L电平。这种设定命令将连接到传输门52a-52c的NMOS晶体管56a-56c的栅极的信号线mrsaz设定为H电平。从而，传输门52a-52c被接通。传输门52a-52c被接通，并且指示设定代码的信号P0-P2被读取。
这种设定命令将连接到传输门74a-74c的PMOS晶体管76a-76c的栅极的信号线mrsbx设定为L电平。这种设定命令将连接到传输门74a-74c的NMOS晶体管78a-78c的栅极的信号线mrsbz设定为H电平。从而，传输门74a-74c被接通。传输门74a-74c被接通，并且指示设定代码的信号Q0-Q2被读取。
经由传输门52a-52c、74a-74c读取的信号P0-P2、Q0-Q2分别被锁存电路58a-58c、80a-80c保存并且被设定单元38a、38b译码(步骤S5)。
当设定单元38a、38b执行译码时，选择器28a、28b被设定单元38a、38b设定(步骤S6)。
具体而言，指示设定单元38a的译码结果的信号swa0ax、swa0az、swa1ax、swa1az、swb0ax、swb0az、swb1ax、swb1az被从设定单元38a输入到选择器28a。当用于通道A的设定为A-III时，信号swa0az、swa1az、swb1az为H电平，并且信号swb0az为L电平。信号swa0ax、swa1ax、swb1ax为L电平，并且信号swb0ax为H电平。从而，开关44a、44b、44d的传输门46a、46b、46d被接通，并且开关44c的传输门46c被关断。从而，使得存储器块A0、A1、B1对于通道A可用，并且使得存储器块B0对于通道A不可用。
指示设定单元38b的译码结果的信号swa0bx、swa0bz、swa1bx、swa1bz、swb0bx、swb0bz、swb1bx、swb1bz被从设定单元38b输入到选择器28b。当用于通道B的设定为B-I时，信号swb0bz为H电平，并且信号swb1bz、swa1bz、swa0bz为L电平。信号swb0bx为L电平，并且信号swb1bx、swa1bx、swa0bx为H电平。从而，开关44g的传输门46g被接通，并且开关44e、44f、44h的传输门46e、46f、46h被关断。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
从而，CPU14可使用96兆比特的存储器容量，并且GPU16可使用32兆比特的存储器容量。
如上所述，根据本实施例，设置了选择性将与多个存储器块A0、A1、B0、B1相关联地设置的多条总线线路26分别连接到多个输入/输出端口22a、22b中的任何一个的选择器28a、28b。从而，根据本实施例，多个存储器块A0、A1、B0、B1可分别连接到期望的通道A、B，并且半导体存储器装置10的存储器容量可被有效地使用，这可引起成本降低。
根据本实施例，当存储器块A0、A1、B0、B1不被使用时，不向它们供应电源，这可有助于功耗降低。
[b]第二实施例
将参考图15和图16来描述根据第二实施例的半导体存储器装置和使用该半导体存储器装置的电子装置。图15是根据本实施例的电子装置的框图。图16是根据本实施例的电子装置的操作的流程图。本实施例的与图1至图14中所示的根据第一实施例的半导体存储器装置和电子装置相同的构成组件由相同的标号表示，以免重复描述或者简化描述。
在根据本实施例的电子装置中，要用于CPU14的存储器容量的信息和要用于GPU16的存储器容量的信息被存储在独立于CPU14和GPU16的存储器17中。
如图15中所示，存储器17是独立于CPU14和GPU16设置的。存储器17经由总线线路20连接到CPU14等。存储器17例如是非易失性半导体存储器装置。
在存储器17中，存储了CPU14要使用的存储器容量的信息和GPU16要使用的存储器容量的信息。
如上所述，构成了根据本实施例的电子装置。
接下来，将参考图16来描述根据本实施例的电子装置的操作。
首先，电源被供应给根据本实施例的电子装置(步骤S11)。
接下来，当对电子装置的电源供应开始时，SOC12开始被激活，同时半导体存储器装置10开始被初始化(步骤S12)。半导体存储器装置10初始化内部电路(未示出)。
接下来，CPU14读取要用于CPU14的存储器容量的信息和要用于GPU16的存储器容量的信息(步骤S13)。要用于CPU14的存储器容量的信息和要用于GPU16的存储器容量的信息被预先存储在存储器17中。当要用于CPU14的存储器容量是96兆比特，并且要用于GPU16的存储器容量是32兆比特时，图12中所示的设定A-III例如被用于通道A，并且图12中所示的设定B-I例如被用于通道B。
接下来，CPU14经由存储器控制器18a、18b将指示设定代码的信号P0-P2、Q0-Q2与用于对设定单元38a、38b进行设定的设定命令一起发送到输入/输出端口22a、22b(步骤S14)。当用于通道A的设定是例如A-III时(参见图12)，例如，指示设定代码的信号是P0＝0(L电平)、P1＝1(H电平)、P2＝0(L电平)。当用于通道B的设定是例如B-I时(参见图12)，例如，指示设定代码的信号是P0＝0(L电平)、P1＝0(L电平)和P2＝0(L电平)。
然后，输入端口22a、22b将传输门52a-52c、74a-74c设定为接通，并且读取指示设定代码的信号P0-P2、Q0-Q2。从而，设定代码被锁存在设定单元38a、38b中，并且设定单元38a、38b执行译码(步骤S15)。
当设定单元38a-38b执行译码时，设定单元38a、38b执行对选择器28a、28b的设定(步骤S16)。
具体而言，指示设定单元38a的译码结果的信号swa0ax、swa0az、swa1ax、swa1az、swb0ax、swb0az、swb1ax、swb1az被从设定单元38a输入到选择器28a。当用于通道A的设定为A-III时，信号swa0az、swa1az、swb1az为H电平，并且信号swb0az为L电平。信号swa0ax、swa1ax、swb1ax为L电平，并且信号swb0ax为H电平。从而，开关44a、44b、44d的传输门46a、46b、46d被接通，并且开关44c的传输门46c被关断。从而，使得存储器块A0、A1、B1对于通道A可用，并且使得存储器块B0对于通道A不可用。
指示设定单元38b的译码结果的信号swa0bx、swa0bz、swa1bx、swa1bz、swb0bx、swb0bz、swb1bx、swb1bz被从设定单元38b输入到选择器28b。当用于通道B的设定为B-I时，信号swb0bx为H电平，信号swb1bz、swa1bz、swa0bz为L电平。另外，信号swb0bx为L电平，并且信号swb1bx、swa1bx、swa0bx为H电平。从而，开关44g的传输门46g被接通，并且开关44e、44f、44h的传输门46e、46f、46h被关断。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
从而，CPU14可使用例如96兆比特的存储器容量，并且GPU16可使用例如32兆比特的存储器容量。
如上所述，要用于CPU14的存储器容量的信息和要用于GPU16的存储器容量的信息可被存储在独立的存储器17中。
[c]第三实施例
将参考图17来描述根据第三实施例的半导体存储器装置和使用该半导体存储器装置的电子装置。图17是根据本实施例的电子装置的平面图。图18是根据本实施例的电子装置的操作的流程图。本实施例的与图1至图16中所示的根据第一和第二实施例的半导体存储器装置和电子装置相同的构成组件由相同的标号表示，以免重复描述或者简化描述。
在根据本实施例的电子装置中，指示设定代码的信号P0-P2、Q0-Q2由接合选项(bonding option)104设定。
如图17中所示，在半导体存储器装置10中，形成了用于通过接合选项进行设定的焊盘(接合选项焊盘、电极焊盘、接合焊盘)98a-98f。焊盘98a-98c用于分别将指示设定代码的信号P0-P2设定为L电平或H电平并且分别连接到传输门52a-52c的输入端(参见图7)。焊盘98d-98f用于分别将指示设定代码的信号Q0-Q2设定为L电平或H电平并且分别连接到传输门74a-74c的输入端。
在半导体存储器装置10中，形成了用于连接安装有半导体存储器装置10的电路板(未示出)的信号线(互连、电极焊盘)100的焊盘98。
在安装了半导体存储器装置10的电路板中，形成了用于将焊盘98a-98f设定在地电势VSS(L电平)的电极(互连、电极焊盘)100a、用于将焊盘98a-98f设定在电源电势VDD(H电平)的电极100b。电极100a的电势被设定在地势(GND)。电极100b的电势被设定在电源电势VDD。
在安装了半导体存储器装置10的电路板中，形成了用于连接到焊盘98的信号线100。
焊盘98a-98f通过接合线(电线)102被适当地连接到电极100a、100b。
如上所述，在本实施例中，形成了可经由接合线102将焊盘98a-98f连接在H电平或L电平的接合选项(接合选项电路)104。
当用于通道A的设定是例如A-III时(参见图12)，信号P0为L电平，信号P1为H电平，并且信号P2为L电平。在此情况下，用于设定信号P0的焊盘98a由接合线102连接到与地电势VSS相连的电极100a。用于设定信号P1的焊盘98b由接合线102连接到与电源电势VDD相连的电极100b。用于设定信号P2的焊盘98c由接合线102连接到与地电势VSS相连的电极100a。
当用于通道B的设定是例如B-I时(参见图12)，信号Q0为L电平，信号Q1为L电平，并且信号Q2为L电平。在此情况下，用于设定信号Q0的焊盘98d由接合线102连接到与地电势VSS相连的电极100a。用于设定信号Q1的焊盘98e由接合线102连接到与地电势VSS相连的电极100a。用于设定信号Q2的焊盘98f由接合线102连接到与地电势VSS相连的电极100a。
在半导体存储器装置10中形成的焊盘98由接合线102连接到在电路板中形成的信号线100。
这样，构成了根据本实施例的半导体存储器装置和使用该半导体存储器装置的电子装置。
如上所述，指示设定代码的信号P0-P2、Q0-Q2可由接合选项104设定。
然后，将参考图18来描述根据本实施例的电子装置的操作。图18是根据本实施例的电子装置的操作的流程图。
首先，电源被供应给根据本实施例的电子装置(步骤S21)。
接下来，当对电子装置的电源供应开始时，SOC12开始被激活，同时半导体存储器装置10开始被初始化(步骤S22)。半导体存储器装置10初始化内部电路(未示出)。
然后，传输门52a-52c、74a-74c设定为接通，从而指示设定代码的信号P0-P2、Q0-Q2被读取。如上所述，指示设定代码的信号P0-P2、Q0-Q2由接合选项104设定。当对于通道A设定例如图12中所示的设定A-III时，信号P0为L电平，信号P1为H电平，并且信号P2为L电平。当对于通道B设定例如图12中所示的设定B-I时，信号Q0为L电平，信号Q1为H电平，并且信号Q2为L电平。从而，设定代码被锁存在设定单元38a、38b中，并且设定单元38a、38b执行译码(步骤S23)。
当由设定单元38a、38b进行的译码被执行时，设定单元38a、38b执行对选择器28a、28b的设定(步骤S24)。
具体而言，指示设定单元38a的译码结果的信号swa0ax、swa0az、swa1ax、swa1az、swb0ax、swb0az、swb1ax、swb1az被从设定单元38a输入到选择器28a。当用于通道A的设定为A-III时，信号swa0az、swa1az、swb1az为H电平，并且信号swb0az为L电平。另外，信号swa0ax、swa1ax、swb1ax为L电平，并且信号swb0ax为H电平。从而，开关44a、44b、44d的传输门46a、46b、46d被接通，并且开关44c的传输门46c被关断。从而，使得存储器块A0、A1、B1对于通道A可用，并且使得存储器块B0对于通道A不可用。
指示设定单元38b的译码结果的信号swa0bx、swa0bz、swa1bx、swa1bz、swb0bx、swb0bz、swb1bx、swb1bz被从设定单元38b输入到选择器28b。当用于通道B的设定为B-I时，信号swb0bz为H电平，并且信号swb1bz、swa1bz、swa0bz为L电平。信号swb0bx为L电平，并且信号swb1bx、swa1bx、swa0bx为H电平。从而，开关44g的传输门46g被接通，并且开关44e、44f、44h的传输门46e、46f、46h被关断。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
从而，CPU14可使用96兆比特的存储器容量，并且GPU16可使用32兆比特的存储器容量。
从而，指示设定代码的信号P0-P2、Q0-Q2可利用接合选项104来设定。
[d]第四实施例
将参考图19A至图24来描述根据第四实施例的半导体存储器装置和使用该半导体存储器装置的电子装置。本实施例的与图1至图18中所示的根据第一至第三实施例的半导体存储器装置和电子装置相同的组件由相同的标号表示，以免重复描述或者简化描述。
在根据本实施例的半导体存储器装置中，指示设定代码的信号P0-P2、Q0-Q2是通过使用熔丝ha0-ha2、hb0-hb2来设定的。
图19A至图22是根据本实施例的半导体存储器装置的熔丝设定电路的电路图。
在本实施例中，在半导体存储器装置10的通道A侧的设定单元38a(参见图2)中，形成了包括熔丝ha0-ha2的熔丝设定电路106a-106c。
在半导体存储器装置10的通道B侧的设定单元38b(参见图2)中，形成了包括熔丝hb0-hb2的熔丝设定电路106d-106f。
各个熔丝设定电路106a-106f是如下形成的。
也就是说，PMOS晶体管108和NMOS晶体管110经由熔丝ha0-ha2、hb0-hb2中的每一个相互串联连接。PMOS晶体管108的源极连接到电源电势VDD。PMOS晶体管108的漏极分别连接到熔丝ha0-ha2、hb0-hb2的一端。熔丝ha0-ha2、hb0-hb2的另一端连接到NMOS晶体管110的漏极。NMOS晶体管110的源极连接到地电势VSS。
在各个设定电路106a-106f中，设有锁存电路112。每个锁存电路112包括CMOS反相器118和CMOS反相器124，CMOS反相器118包括PMOS晶体管114和NMOS晶体管116，CMOS反相器124包括PMOS晶体管120和NMOS晶体管122。PMOS晶体管126设在PMOS晶体管114与NMOS晶体管116之间。
PMOS晶体管114的源极连接到电源电势VDD。PMOS晶体管114的漏极连接到PMOS晶体管126的源极。PMOS晶体管126的漏极连接到NMOS晶体管116的漏极。NMOS晶体管116的源极连接到地电势VSS。PMOS晶体管120的源极连接到电源电势VDD。PMOS晶体管120的漏极连接到NMOS晶体管122的漏极。NMOS晶体管122的源极连接到地电势VSS。启动器线STTX连接到PMOS晶体管108的栅极、NMOS晶体管110的栅极和PMOS晶体管126的栅极。
熔丝ha0-ha2、hb0-hb2的另一端连接到NMOS晶体管116的漏极、PMOS晶体管120的栅极和NMOS晶体管122的栅极。
NMOS晶体管122的漏极和PMOS晶体管120的漏极连接到PMOS晶体管114的栅极和NMOS晶体管116的栅极。NMOS晶体管122的漏极和PMOS晶体管120的漏极连接到锁存电路112的输出信号线。
锁存电路112的输出信号分别被反相器128反相，成为指示设定代码的信号P0-P2、Q0-Q2。
图23是示出启动器信号STTX的时间图。在图23中，在水平轴上取从电源供应开始起的时间段，并且在垂直轴上取电压。在图23中，粗实线指示启动器信号STTX，并且细实线指示电源电压VDD。
当对电子装置的电源供应开始时，电源电压VDD逐渐上升。
在对电子装置的电源供应开始之后，当电源电压VDD为规定电压值以下时，启动器信号STTX为L电平。这种启动器信号STTX由未示出的启动器信号生成电路生成。
在经过了规定的时间段之后，启动器信号STTX具有与电源电压VDD相等的电压。
在对电子装置的电源供应开始之后，启动器信号STTX在规定的一段时间期间为L电平，从而熔丝ha0-ha3、hb0-hb3的信息被保存在锁存电路112中。
当熔丝ha0-ha3、hb0-hb3被切断时，指示设定代码的信号P0-P2、Q0-Q2分别为L电平。
当熔丝ha0-ha3、hb0-hb3不被切断并且被保持连接时，指示设定代码的信号P0-P2、Q0-Q2分别为H电平。
图24是根据本实施例的半导体存储器装置的设定表。
对于设定A-I，即，当仅存储器块A0被用于通道A时，所有的熔丝ha0、ha1、ha2都被切断。从而，信号P0为L电平，信号P1为L电平，并且信号P2为L电平。从而，使得存储器块A0对于通道A可用，并且使得存储器块A1、B0、B1对于通道A不可用。
可通过例如激光束照射或其他方法来切断熔丝ha0-ha3、hb0-hb3。
对于设定A-II，即，当存储器块A0、A1被用于通道A时，熔丝ha0不被切断，并且熔丝ha1、ha2被切断。从而，信号P0为H电平，信号P1为L电平，并且信号P2为L电平。从而，使得存储器块A0、A1对于通道A可用，并且使得存储器块B0、B1对于通道A不可用。
对于设定A-III，即，当存储器块A0、A1、B1被用于通道A时，熔丝ha0被切断，熔丝ha1不被切断，并且熔丝ha2被切断。从而，信号P0为L电平，信号P1为H电平，并且信号P2为L电平。从而，使得存储器块A0、A1、B1对于通道A可用，并且使得存储器块B0对于通道A不可用。
对于设定A-IV，即，当存储器块A0、A1、B0、B1被用于通道A时，熔丝ha0、ha1不被切断，并且熔丝ha2被切断。从而，信号P0为H电平，信号P1为H电平，并且信号P2为L电平。从而，使得存储器块A0、A1、B0、B1对于通道A不可用。
对于设定B-I，即，当仅存储器块B0被用于通道B时，所有的熔丝hb0、hb1、hb2都被切断。从而，信号Q0为L电平，信号Q1为L电平，并且信号Q2为L电平。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
对于设定B-II，即，当存储器块B0和存储器块B1被用于通道B时，熔丝hb0不被切断，并且熔丝hb1、hb2被切断。从而，信号Q0为H电平，信号Q1为L电平，并且信号Q2为L电平。从而，使得存储器块B0、B1对于通道B可用，并且使得存储器块A0、A1对于通道B不可用。
对于设定B-III，即，当存储器块B0、存储器块B1和存储器块A1被用于通道B时，熔丝hb0被切断，熔丝hb1不被切断，并且熔丝hb2被切断。从而，信号Q0为L电平，信号Q1为H电平，并且信号Q2为L电平。从而，使得存储器块B0、B1、A1对于通道B可用，并且使得存储器块A0对于通道B不可用。
对于设定B-IV，即，当存储器块B0、存储器块B1、存储器块A0和存储器块A1被用于通道B时，熔丝hb0、hb1不被切断，并且熔丝hb2被切断。从而，信号Q0为H电平，信号Q1为H电平，并且信号Q2为L电平。从而，使得存储器块B0、B1、A0、A1对于通道B不可用。
如上所述，指示设定代码的信号P0-P2、Q0-Q2可通过使用熔丝ha0-ha2、hb0-hb2来设定。
接下来，将参考图18来描述根据本实施例的电子装置的操作。
首先，电源被供应给根据本实施例的电子装置(步骤S21)。
当对电子装置的电源供应开始时，SOC12开始被激活，同时半导体存储器装置10开始被初始化(步骤S22)。
半导体存储器装置10初始化内部电路(未示出)。
在对电子装置的电源供应开始之后，启动器信号STTX在规定的一段时间期间被设定为L电平。在对电子装置的电源供应开始之后，启动器信号STTX在规定的一段时间期间为L电平，从而熔丝ha0-ha3、hb0-hb3分别被锁存电路112保存。
当熔丝ha0-ha3、hb0-hb3被切断时，指示设定代码的信号P0-P2、Q0-Q2分别为L电平。
当熔丝ha0-ha3、hb0-hb3没有被切断，而是被保持连接时，指示设定代码的信号P0-P2、Q0-Q2分别为H电平。
接下来，传输门52a-52c、74a-74c设定为接通，从而指示设定代码的信号P0-P2、Q0-Q2被读取。如上所述，指示设定代码的信号P0-P2、Q0-Q2是通过使用熔丝ha0-ha2、hb0-hb2来设定的。例如，当对于通道A设定图24中所示的设定A-III时，即，熔丝ha0被切断，熔丝ha1不被切断，并且熔丝h1被切断时，信号P0为L电平，信号P1为H电平，并且信号P2为L电平。例如，当对于通道B设定图24的设定B-I时，即，熔丝hb0-hb2都被切断时，信号Q0为L电平，信号Q1为L电平，并且信号Q2为L电平。从而，设定代码被锁存在设定单元38a、38b中，并且设定单元38a、38b执行译码(步骤S23)。
当设定单元38a-38b执行译码时，设定单元38a、38b执行对选择器28a、28b的设定(步骤S24)。
具体而言，信号swa0ax、swa0az、swa1ax、swa1az、swb0ax、swb0az、swb1ax、swb1az被从设定单元38a输入到选择器28a。当对于通道A设定了设定A-III时，信号swa0az、swa1az、swb1az为H电平，并且信号swb0az为L电平。信号swa0ax、swa1ax、swb1ax为L电平，并且信号swb0ax为H电平。从而，开关44a、44b、44d的传输门46a、46b、46d被接通，并且开关44c的传输门46c被关断。从而，使得存储器块A0、A1、B1对于通道A可用，并且使得存储器块B0对于通道A不可用。
指示设定单元38a的译码结果的信号swa0bx、swa0bz、swa1bx、swa1bz、swb0bx、swb0bz、swb1bx、swb1bz被从设定单元38b输入到选择器28b。当对于通道B设定了设定B-I时，信号swb0bz为H电平，并且信号swb1bz、swa1bz、swa0bz为L电平。信号swb0bx为L电平，并且信号swb1bx、swa1bx、swa0bx为H电平。从而，开关44g的传输门46g被接通，并且开关44e、44f、44h的传输门46e、46f、46h被关断。从而，使得存储器块B0对于通道B可用，并且使得存储器块A0、A1、B1对于通道B不可用。
从而，CPU14可使用96兆比特的存储器容量，并且GPU16可使用32兆比特的存储器容量。
如上所述，指示设定代码的信号P0-P2、Q0-Q2可由包括熔丝ha0-ha2、hb0-hb2的熔丝设定电路106a-106f来设定。
[修改实施例]
本发明不限于以上描述的实施例，而是可覆盖其他各种修改。
例如，上述实施例是利用通道数目为二个的示例来描述的，但通道数目不限于二个。本发明可广泛应用于包括多个通道的情况。例如，通道的数目可为四个。
上述实施例是利用设定为设定A-I-A-IV、B-I-B-IV的示例来描述的。设定不限于这些，而是可能有各种设定。

Claims (10)

1.一种半导体存储器装置，包括：
多个存储器块；
与所述多个存储器块分别相关联地设置的多条总线线路；
多个输入/输出端口；
选择器，该选择器选择性地将所述多条总线线路中的每一条连接到所述多个输入/输出端口中的任一个；以及
设定单元，该设定单元设定所述选择器的连接。
2.根据权利要求1所述的半导体存储器装置，其中
所述设定单元包括寄存器，并且
所述设定单元基于所述寄存器中保存的设定信息来设定所述选择器的连接。
3.根据权利要求2所述的半导体存储器装置，包括：
与所述多个输入/输出端口相关联的多个所述寄存器和多个所述选择器。
4.根据权利要求3所述的半导体存储器装置，其中
所述寄存器中保存的所述设定信息经由与所述寄存器相关联的输入/输出端口被发送到所述寄存器。
5.根据权利要求4所述的半导体存储器装置，其中
所述寄存器是模式寄存器，并且
所述设定信息是对应于设定命令而被发送的。
6.根据权利要求1所述的半导体存储器装置，其中
所述设定单元基于由熔丝设定的设定信息来设定所述选择器的连接。
7.根据权利要求1所述的半导体存储器装置，其中
所述设定单元基于由接合选项设定的设定信息来设定所述选择器的连接。
8.根据权利要求1至7中的任何一项所述的半导体存储器装置，还包括：
电源控制电路，该电源控制电路将未连接到所述多个输入/输出端口中的任何一个的存储器块的电源关断。
9.根据权利要求1至8中的任何一项所述的半导体存储器装置，其中
所述多个输入/输出端口的每个包括输入缓冲器、输出缓冲器、地址译码器和命令译码器，并且
所述多条总线线路的每个包括数据总线线路、地址总线线路和命令总线线路。
10.一种电子装置，包括：
半导体存储器装置，该半导体存储器装置包括：多个存储器块；与所述多个存储器块分别相关联地设置的多条总线线路；多个输入/输出端口；选择器，该选择器选择性地将所述多条总线线路中的每一条连接到所述多个输入/输出端口中的任一个；以及设定单元，该设定单元设定所述选择器的连接；以及
多个处理单元，
所述选择器被设定成使得从所述多个处理单元中的一个处理单元访问的存储器块和从所述多个处理单元中的其他处理单元的访问的存储器块是彼此不同的。
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