KR100780760B1 - 어드레스 입력 버퍼 제어 회로 - Google Patents

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Abstract

본 발명은 바이트 선택 신호와 퓨즈 옵션을 추가하여 하나의 마스크 셋으로 여러 가지 동작 모드의 구현이 가능한 어드레스 입력 버퍼 제어 회로에 관한 것으로, 각각 외부에서 인가되는 입력 신호를 받아 하위 및 상위 바이트 신호를 출력하는 하위 및 상위 바이트 신호부와, 칩 선택 신호를 출력하는 칩 선택 신호부와, 바이트 선택 신호를 출력하는 바이트 선택 신호부와, 스위치 온시 제 1, 제 2 퓨즈 신호를 출력하는 제 1, 제 2 퓨즈부와, 상기 바이트 선택 신호와 상기 제 1 퓨즈 신호에 응답하여 어드레스 제어 인에이블 신호를 출력하는 어드레스 인에이블부와, 상기 칩 선택 신호와 상기 어드레스 제어 인에이블 신호에 응답하여 하위 및 상위 바이트에 의해 어드레스 제어 신호를 출력하는 어드레스 제어부와, 상기 어드레스 제어 신호 및 상기 칩 선택 신호에 응답하여 칩 구동 신호를 출력하는 칩 구동 제어부를 포함하여 구성됨을 특징으로 한다.
stand-by mode

Description

어드레스 입력 버퍼 제어 회로 {Circuit for Controlling Address Input Buffer}
도 1은 본 발명의 어드레스 입력 버퍼 제어 회로를 나타낸 회로도.
도 2는 도 1의 입력 신호에 따른 출력 값의 변화를 나타낸 진리표
100 : 어드레스의 하위 바이트 신호 입력부
200 : 어드레스의 상위 바이트 신호 입력부
300 : 칩 선택 신호 입력부 400 : 바이트 선택 신호 입력부
500 : 제 1 퓨즈부 600 : 제 2 퓨즈부
700 : 어드레스 인에이블부 800 : 어드레스 제어부
900 : 칩 구동 제어부
도면의 주요 부분에 대한 부호 설명
P1∼P4 : 피모스 트랜지스터 N1∼N2 : 앤모스 트랜지스터
I1∼I10: 인버터 T1∼T4 : 전송 게이트
NOR1∼NOR2 : 노아 게이트 NAND : 낸드 게이트
K1∼K11 : 노드
본 발명은 반도체 기억 소자에 관한 것으로 특히, 바이트 선택 신호와 퓨즈 옵션을 추가하여 하나의 마스크 셋으로 여러 가지 동작 모드의 구현이 가능한 어드레스 입력 버퍼 제어 회로에 관한 것이다.
일반적으로 어드레스 입력 버퍼 제어 회로란 어드레스 버퍼 회로가 제어 신호에 응답하여 동작하도록 상기 제어 신호, 즉, 칩 구동 신호(CSH)를 상기 어드레스 버퍼 회로에 인가하는 회로를 말한다.
상기 칩 구동 신호는 칩의 동작 모드에 따라 다른 레벨로 인가되는 데, 이러한 동작 모드는 상기 어드레스 입력 버퍼 제어 회로의 입력 신호에 조합에 의해 결정한다.
한편, 반도체 기억 소자 중 SRAM(Static Random Access Memory)은 고속 및 저전력 특성으로 휴대용 기기로서 각광받고 있다. 이러한 SRAM 제품은 다양화 제품에 사용됨에 따라 SRAM의 동작 모드도 다양해지고 있다.
저전력 특성을 강화하기 위해 SRAM에서는 대기 모드(standby mode)일 때, 전류 소모가 없도록 외부에서 대기 또는 동작 모드(active mode)를 결정할 수 있어야 한다. 즉, 대기 모드에 있게되면, 상기 어드레스 입력 버퍼 제어 회로의 입력 신호를 인가하여 출력인 칩 구동 신호(CSH)를 로우 레벨로 변경시켜 칩 전체를 디스에이블(disable) 시켜 전류 소비를 최소화시킨다.
일반적인 SRAM 칩은 X8 또는 X16모드로 동작한다.
지금까지 이러한 X8 또는 X16의 모드는 바이트 버퍼 회로를 이용하여 선택한 다. 상기 바이트 버퍼 회로는 메탈 옵션(metal option)이나 본딩 옵션(bonding option)을 사용하여, 즉, 칩 내 추가적으로 바이트 버퍼 회로를 형성하여, 한 칩 내 이중 모드를 구현한다.
다양한 동작 모드, 예를 들어 X8 또는 X16 모드(active mode)나 대기 모드(standby mode)를 한 칩 내 구현하기 위해서는 각각의 경우에 해당하는 메탈 옵션 또는 본딩 옵션이 추가되어야 하기 때문에 그만큼 반도체 기억 소자의 집접도를 저하시킨다.
그러나, 상기와 같은 종래의 어드레스 입력 버퍼 제어 회로는 다음과 같은 문제점이 있다.
첫째, SRAM의 제품이 다양해짐에 따라 각 제품에 따른 동작 모드를 구현시키기 위해서는 각각의 모드마다 별도의 메탈 옵션이 추가된다.
둘째, SRAM의 주요 동작 모드인 X16 동작 모드, X8 동작 모드가 따로 구현되어, 한 칩에서 바이트 변경이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 바이트 선택 신호와 퓨즈 옵션을 추가하여 하나의 마스크 셋(Mask set)으로 여러 가지 동작 모드 구현이 가능한 어드레스 입력 버퍼 제어 회로를 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 어드레스 입력 버퍼 제어 회로는 각각 외부에서 인가되는 입력 신호를 받아 하위 및 상위 바이트 신호를 출력하 는 하위 및 상위 바이트 신호부와, 칩 선택 신호를 출력하는 칩 선택 신호부와, 바이트 선택 신호를 출력하는 바이트 선택 신호부와, 스위치 온시 제 1, 제 2 퓨즈 신호를 출력하는 제 1, 제 2 퓨즈부와, 상기 바이트 선택 신호와 상기 제 1 퓨즈 신호에 응답하여 어드레스 제어 인에이블 신호를 출력하는 어드레스 인에이블부와, 상기 칩 선택 신호와 상기 어드레스 제어 인에이블 신호에 응답하여 하위 및 상위 바이트에 의해 어드레스 제어 신호를 출력하는 어드레스 제어부와, 상기 어드레스 제어 신호 및 상기 칩 선택 신호에 응답하여 칩 구동 신호를 출력하는 칩 구동 제어부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 어드레스 입력 버퍼 제어 회로에 대해 상세히 설명하면 다음과 같다.
도 1은 본 발명의 어드레스 입력 버퍼 제어 회로를 나타낸 회로도이다.
도 1과 같이, 본 발명의 어드레스 입력 버퍼 제어 회로는 어드레스의 하위 및 상위 바이트 신호부(100, 200)와, 칩 선택 신호부(300)와, 바이트 선택 신호부(400)와, 제 1, 제 2 퓨즈 신호(FUSE1, FUSE2)를 출력하는 제 1, 제 2 퓨즈부(500, 600)와, 상기 바이트 선택 신호(BYTE)와 상기 제 1 퓨즈 신호(FUSE 1)에 응답하여 어드레스 제어 인에이블 신호(ACE)를 출력하는 어드레스 인에이블부(700)와, 상기 칩 선택 신호(CS)와 상기 어드레스 제어 인에이블 신호(ACE)에 응답하여 어드레스 하위 및 상위 바이트 신호(LB, UB)에 의해 어드레스 제어 신호(AC)를 출력하는 어드레스 제어부(800)와, 상기 어드레스 제어 신호(AC) 및 상기 칩 선택 신호(CS)에 응답하여 칩 구동 신호(CSH)를 출력하는 칩 구동 제어부(900)를 포함하여 구성된다.
상기와 같이 구성된 본 발명의 어드레스 입력 버퍼 제어 회로를 각 구성 블록별로 차례로 살펴보면 다음과 같다.
이하, 하위 및 상위 바이트 신호부와, 칩 선택 신호부 및 바이트 선택 신호부의 구성원으로 사용되는 피모스 트랜지스터와 앤모스 트랜지스터에 특별히 넘버링(numbering)을 하지 않고 기술하였다. 이는 각각의 신호부에서 피모스 트랜지스터와 앤모스 트랜지스터가 페어(pair)로 동작하는 씨모스 인버터(CMOS inverter)이기 때문에 특별히 구분지어 설명할 필요가 없기 때문이다.
상기 하위 및 상위 바이트 신호부(100, 200)는 각각 상기 어드레스 제어부의 제 3, 제 4 피모스 트랜지스터(P3, P4)의 드레인 단과 접지 전원(Vss) 사이에 피모스 트랜지스터와 앤모스 트랜지스터가 직렬로 연결되어 있으며, 상기 피모스 트랜지스터와 앤모스 트랜지스터의 게이트에는 공통으로 외부에서 인가되는 입력 신호(LBB, UBB)가 인가되며, 상기 피모스 트랜지스터와 앤모스 트랜지스터의 연결노드(K1, K2)에 출력 신호가 나오게 된다.
상기 제 3, 제 4 피모스 트랜지스터(P3, P4) 턴온(turn on)시 입력 신호 LBB(Lower Byte Bar), UBB(Upper Byte Bar)가 반전되어 출력 신호는 LB(lower byte), UB(upper byte)로 나오게 된다. 즉, 입력 신호(LBB, UBB)의 반전신호(LB, UB)가 나온다.
턴 오프(turn off)시는 상기 하위 바이트 신호부(100) 및 상위 바이트 신호부(200)에 외부 전원인가가 되지 않은 상태이므로 상기 연결 노드(K1, K2)의 출력 신호는 불안정한 상태이다.
상기 제 3, 제 4 피모스 트랜지스터(P3, P4) 동작은 이하 어드레스 제어부(800)에서 설명한다.
상기 칩 선택 신호부(300) 및 바이트 선택 신호부(400)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 피모스 트랜지스터와 앤모스 트랜지스터가 직렬로 연결되어 있다. 상기 피모스 및 앤모스 트랜지스터의 게이트는 입력 신호(CSH, BB)가 공통으로 연결되어 있고, 상기 피모스 트랜지스터와 앤모스 트랜지스터의 연결노드(K3, K4)를 출력단으로 한다.
이후 상기 연결노드(K3, K4)를 통해 출력된 신호는 상기 어드레스 제어부(800)로 입력되어 하위 및 상위 바이트 신호(LB, UB)에 의해 칩 구동 신호(CSH)를 제어할 수 있게 한다. 여기서 상기 피모스 및 앤모스 트랜지스터의 게이트로 공통으로 입력된 신호(CSB , BB)는 반전되어 출력단으로 나오게 된다.
즉, 상기 칩 선택 신호 입력부(300) 및 바이트 선택 신호부(400)도 앞서 기술한 하위 및 상위 바이트 신호부(100, 200)와 같이 인버터의 역할을 하는 것이다.
신호의 관점에서 살펴보면, 상기 칩 선택 신호부(300) 및 바이트 선택 신호부(400)는 외부로부터 입력 신호로 들어온 CSB(Chip Select bar), BB(Byte bar)가 반전되어 각각 출력 노드(K3, K4)로 칩 선택 신호(CS: Chip Select)), 바이트 신호(B)가 출력된다.
상기 제 1, 제 2 퓨즈부(500, 600)는 각각, 접지 전압에 연결된 스위치(SW)와, 상기 스위치(SW)의 접점(P1)과 게이트가 연결되고 드레인과 소오스에 공통으로 전원 전압(Vcc)이 연결된 제 1 피모스 트랜지스터(P1)와, 소오스는 전원 전압(Vcc)에 연결되며 드레인은 상기 스위치의 접점(P1)에 연결된 제 2 피모스 트랜지스터와, 상기 제 2 피모스 트랜지스터(P2)의 소오스와 게이트 사이에 연결되며, 상기 제2 피모스 트랜지스터(P2) 드레인의 신호를 반전시키는 제 1 인버터(IV1)와, 상기 제 2 피모스 트랜지스터(P2)의 게이트의 출력단(또는 상기 제 1 인버터의 출력단)(K6)에 연결되며 상기 제 1 인버터(IV1)의 출력을 반전시켜 제 1, 제 2 퓨즈 신호(FUSE1, FUSE 2)를 출력하는 제 2 인버터(IV2)를 포함하여 구성된다.
상기 제 1 퓨즈부(500)의 동작을 살펴보면, 먼저 제 1 스위치(SW1) 온(on)을 시작으로 상기 제 1 퓨즈부(500)가 구동된다. 제 1 스위치 온시 상기 스위치의 접점(K5)에는 접지 전원(Vss)이 그대로 인가되어, 즉, 로우 레벨(L)의 신호가 인가되어, 상기 제 1 피모스 트랜지스터(P1)는 턴온(turn on)된다. 또한, 제 1 스위치(SW1) 접점(K5)의 신호를 반전시키는 제 1 인버터(IV1)로 인해 상기 제 1 인버터(IV1)의 출력단(K6)은 하이 레벨(H)로 되어 제 2 피모스 트랜지스터(P2)는 턴 오프(turn off)된다.
상기 제 1 인버터(IV1)의 출력단(K6)의 신호(H)를 다시 반전시키는 제 2 인버터(IV2)의 출력(FUSE1)은 로우 레벨(L)로 된다.
따라서, 상기 제 1 퓨즈부(500)는 스위치 온시 출력(FUSE1)은 로우 레벨(L)이고, 스위치 오프시 출력(FUSE1)은 하이 레벨(H)이다.
제 2 퓨즈부(600)의 동작도 상기 제 1 퓨즈부(500)의 동작과 같다.
상기 어드레스 인에이블부(700)는, 상기 바이트 신호(B)를 반전시켜 출력하는 제 3 인버터(IV3)와, 상기 제 3 인버터(IV3)의 출력을 반전시키는 제 4 인버터(IV4)와, 상기 제 3 인버터(IV3)와 제 4 인버터(IV4) 사이에 서로 반대 방향으로 연결된 제 1, 제 2 전송 게이트(T1, T2)와, 상기 제 1, 제 2 전송 게이트(T1, T2)의 출력과 상기 제 3 인버터(IV3)의 출력을 입력으로 받는 제 1 노아 게이트(NOR1)와, 상기 제 1 노아 게이트(NOR1)의 출력을 반전시켜 어드레스 제어 인에이블 신호(ACE: Address Control Enable)를 출력시키는 제 5 인버터(IV5)를 포함하여 구성되어 있다.
상기 제 1 전송 게이트(T1)는 제 3 인버터(IV3)와 제 4 인버터(IV4)의 연결 노드(K7)와 피모스 트랜지스터 게이트가 연결되어 있고, 제 4 인버터(IV4)의 출력단(K8)과 앤모스 트랜지스터 게이트가 연결되어 있다. 상기 제 1 전송 게이트(T1)가 턴온시 제 1 퓨즈 신호(FUSE1)가 인가되어 출력단(K9)으로 출력된다.
제 1 전송 게이트(T1) 턴온시 제 1 퓨즈 신호(FUSE1)가 인가되는 데, 상기 제 1 퓨즈 신호(FUSE1)는 상기 제 1 퓨즈부(500)의 스위치 온시 로우 레벨(L)로, 스위치 오프시 하이 레벨(H)로 출력된다.
상기 제 2 전송 게이트(T2)는 상기 연결 노드(K7)와 앤모스 트랜지스터의 게이트가 연결되어 있고, 상기 출력단(K8)과 피모스 트랜지스터의 게이트가 연결되어 있다. 상기 제 2 전송 게이트(T2)의 턴온시 접지 전원 전압(Vss)이 인가되어 출력단(K9)으로 출력된다.
제 2 전송 게이트(T2) 턴온(turn on)시 접지 전원 전압(Vss), 즉, 로우 레벨(L)로 인가된다.
상기 제 1 전송 게이트(T1)와 제 2 전송 게이트(T2)는 동시에 턴온될 수 없고 선택적으로 턴온되는 스위칭 소자이다. 따라서 제 1, 제 2 전송 게이트(T1, T2)의 공통 출력단(K9)은 하나의 신호만 인가되게 된다.
상기 제 1 노아 게이트(NOR1)는 상기 제 1, 제 2 전송 게이트(T1, T2)를 통하여 선택적으로 받는 신호와, 상기 제 3 인버터(IV3)의 출력을 입력 신호로 받는다.
이 때, 제 3 인버터(IV3)는 입력으로 상기 바이트 신호(B)를 받으므로, 출력은 그 반전신호(/B)이다. 즉, 상기 바이트 선택 신호부(400)의 입력(BB)과 같은 로직레벨이다.
상기 제 1 노아 게이트(NOR1)의 출력은 입력 신호가 모두 로우 레벨(L)이면 하이 레벨(H)이고, 그렇지 않으면 로우 레벨(L)이다.
상기 제 1 노아 게이트(NOR1)의 출력을 반전시킨 제 5 인버터(IV5)의 출력(ACE)은 상기 어드레스 제어부(800)를 구동시킬 어드레스 제어 인에이블(ACE : Address Control Enable) 신호이다.
상기 어드레스 제어부(800)는, 상기 칩 선택 신호(CS)와 상기 어드레스 제어 인에이블 신호(ACE)를 논리 연산하는 낸드 게이트(NAND)와, 게이트에는 상기 낸드 게이트(NAND)의 출력이 인가되며, 소오스에는 접지 전압(Vss)이 인가되며, 드레인에 상기 하위 및 상위 바이트 신호부(100, 200)의 출력단과 연결된 제 1, 제 2 앤모스 트랜지스터(N1, N2)와, 게이트에 상기 낸드 게이트(NAND)의 출력이 인가되며, 드레인에 전원 전압(Vcc)이 인가되고, 드레인의 출력이 상기 하위 바이트 신호부 및 상위 바이트 신호부(100, 200)의 전원 전압원으로 작용하는 제 3, 제 4 피모스 트랜지스터(P3, P4)와, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 각각의 드레인에 연결되어 상기 드레인의 출력 신호를 입력받아 논리 연산하는 제 2 노아 게이트(NOR2)를 포함하여 구성됨을 특징으로 한다.
이 때, 상기 칩 선택 신호(CS)는 하이 레벨 상태에 있어야 칩이 구동되므로, 상기 낸드 게이트(NAND)의 출력을 결정할 신호는 상기 어드레스 인에이블부(700)의 출력 어드레스 제어 인에이블 신호(ACE)이다.
따라서, 상기 칩 선택 신호(CS)가 항상 하이 레벨 상태라는 가정하에 본 발명의 어드레스 입력 버퍼 제어 회로를 동작시키면, 상기 어드레스 제어 인에이블 신호(ACE)가 로우 레벨이면, 상기 낸드 게이트(NAND)의 출력은 하이 레벨로 나오게 되며, 상기 어드레스 제어 인에이블 신호(ACE)가 하이 레벨이면, 상기 낸드 게이트(NAND)의 출력은 로우 레벨이 된다.
이 때, 상기 낸드 게이트(NAND)의 출력 신호는 제 1, 제 2 앤모스 트랜지스터(N1, N2), 제 3, 제 4 피모스 트랜지스터(P3, P4)의 게이트로 입력되어 상기 트랜지스터들의 턴온 여부를 결정한다.
만일 상기 낸드 게이트(NAND)의 출력 신호가 로우 레벨이면, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)는 턴오프, 상기 제 3, 제 4 피모스 트랜지스터(P3, P4)는 턴온 상태에 있게된다. 따라서, 상기 하위 및 상위 바이트 신호부(100, 200)의 출력단(K1, K2)의 신호가 그대로 제 2 노아 게이트(NOR2)로 인가된다.
반면, 상기 낸드 게이트(NAND)의 출력 신호가 하이 레벨이면, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)는 턴온(turn on), 상기 제 3, 제 4 피모스 트랜지스터(P3, P4)는 턴오프(turn off) 상태에 있게된다. 따라서, 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 출력단(K10, K11)의 출력 신호가 상기 제 2 노아 게이트(NOR2)로 인가된다.
상기와 같이 인가되는 신호는 제 2 노아 게이트(NOR2)를 통해 논리 연산되어 어드레스 제어 신호(AC)를 출력한다.
상기 칩 구동 제어부(900)는, 상기 칩 선택 신호(CS)를 반전시키는 제 6 인버터(IV6)와, 상기 제 2 퓨즈 신호(FUSE2)를 반전시키는 제 7 인버터(IV7)와, 앤모스 게이트에는 제 2 퓨즈 신호(FUSE2)가, 피모스 게이트에는 제 7 인버터(IV7)가 연결되며 턴온시 상기 어드레스 제어 신호(AC)를 인가 받는 제 3 전송 게이트(T3)와, 앤모스 게이트에는 제 7 인버터(IV7)가, 피모스 트랜지스터에는 제 2 퓨즈 신호(FUSE2)가 연결되며 턴온시 상기 제 6인버터(IV6)의 출력을 인가 받는 제 4 전송 게이트(T4)와, 상기 제 3, 제 4 전송 게이트(T3, T4)의 출력 신호를 지연시켜 칩 구동 신호(CSH)를 출력하는 세 개의 인버터로 구성되는 지연부(IV8, IV9, IV10)를 포함한다.
상기 제 2 퓨즈부(600)는 상기 제 1 퓨즈부(500)와 같은 동작으로 제 2 스위치(SW2) 온시 로우 레벨 신호(L)를 출력하며, 제 2 스위치(SW2) 오프시 하이 레벨의 신호(H)를 출력한다.
상기 제 3, 제 4 전송 게이트(T3, T4)의 턴온 여부는 상기 제 2 퓨즈 신호(FUSE2)에 의해 결정되는 데, 상기 제 2 퓨즈신호(FUSE2)가 로우 레벨(L)일 때 는 상기 제 4 전송 게이트(T4)가 턴온되고, 상기 제 2 퓨즈신호(FUSE2)가 하이 레벨(H)일 때는 상기 제 3 전송 게이트(T3)가 턴온된다.
이 때, 제 3 전송 게이트(T3)가 턴온될 때는 상기 어드레스 제어 신호(AC)가 인가되어 출력 노드(K12)로 출력되며, 제 4 전송 게이트(T4)가 턴온될 때는 상기 칩 선택 신호(CS)의 반전 신호가 인가되어 출력 노드(K12)로 출력된다.
상기 제 3, 제 4 전송 게이트(T3, T4)는 서로 반대 방향으로 연결되어 있으며, 제 2 퓨즈 신호(FUSE 2)의 제어로써 선택적으로 턴온된다. 이와 같이, 제 3, 제 4 전송 게이트(T3, T4)의 출력 노드(K12)의 신호는 상기 제 8, 제 9, 제 10 인버터(IV8, IV9, IV10)를 통해 지연 반전되어 칩 구동 신호(CSH)로서 출력되게 된다.
도 2는 도 1의 입력 신호 변화에 따른 출력 신호의 변화를 나타낸 진리표이다.
외부에서 상기 칩 선택 신호부(300)로 인가하는 신호 CSB(Chip Select bar)는 항상 로우 레벨로 인가하여 칩의 동작 모드를 결정한다. 칩 선택 신호(CSB)가 하이 레벨이 인가되면 무조건 대기 모드(standby mode)가 되어 칩 전체를 디스에이블(disable)시켜 누설 전류가 없도록 한다.
만일 CSB를 하이 레벨로 인가하게 되면 칩 선택 신호(CS)는 로우 레벨, 어드레스 제어부의 낸드 게이트(NAND)의 출력은 하이 레벨로 되어, 이로 인해 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)가 턴온 된다. 따라서 제 2 노아 게이트(NOR2)에 로우 레벨 신호만이 입력되어 상기 제 2 노아 게이트(NOR2)의 출력은 하이 레벨로 되고, 제 3 전송 게이트(T3)가 턴온 상태라면, 그대로 출력 노드(K12)에 하이 레벨로 된다.
이와 반대로 제 2 퓨즈부(600)가 스위치 온되어 제 2 퓨즈 신호(FUSE2)가 로우 레벨로 입력된다면 상기 제 4 전송 게이트(T4)의 출력으로 상기 칩 선택 신호(CS)의 반전신호가 출력된다. 이 때, 외부에서 CSB를 하이 레벨로 인가하였으므로, 상기 칩 선택 신호(CS)는 로우 레벨, 이의 반전 신호는 하이 레벨로 출력된다.
즉, 상기 칩 선택 신호부(300)로 인가되는 CSB를 하이 레벨로 인가하게 되면 상기 제 3, 제 4 전송 게이트 어느 쪽이 턴온되건 출력 노드(K12)의 신호는 하이 레벨로 출력된다. 따라서, 이를 지연 반전시킨 칩 구동 신호(CSH)는 로우 레벨로 출력되어 본 발명의 어드레스 입력 버퍼 제어 회로를 구비한 칩은 대기 모드를 나타낸다.
외부에서 동작 모드를 결정하기 위해 상기 칩 선택 신호부(300)의 인가 신호 CSB는 항상 로우 레벨로 인가하고 다른 신호를 조합하여 동작 모드를 결정한다.
이하의 설명은 상기 칩 선택 신호부(300)의 인가 신호 CSB가 로우 레벨로 인가되었을 때의 동작을 설명한 것이다.
본 발명의 궁극적인 출력인 칩 구동 신호(CSH)는 제 3, 제 4 전송 게이트(T3, T4)의 출력에 의해 제어되는 데, 이러한 제 3, 제 4 전송 게이트(T3, T4)의 선택은 제 2 퓨즈부(FUSE2)의 제 2 스위치(SW2)에 의해서이다.
상기 제 2 스위치(SW2)를 온 동작시켜 제 4 전송 게이트(T4)를 턴온시키면 칩 선택 신호(CS-하이 레벨)의 반전신호(로우 레벨)가 상기 출력 노드 K12로 인가 되어, 이의 지연 반전 신호인 칩 구동 신호(CSH)는 하이 레벨로 출력된다. 즉, 다른 외부에서 인가되는 신호(LBB, UBB, BB)나 제 1 퓨즈부의 동작에 관계없이 동작 모드에 있게 된다.
동작 모드를 X8과, X16의 동작 모드로 나누어 설명하면 다음과 같다.
X8의 동작 모드로 구현하려면 상기 바이트 선택 신호부(400)의 입력 신호 BB를 로우 레벨로 인가하고, X16의 동작 모드로 구현하려면 BB를 하이 레벨로 인가한다.
X8 동작을 살펴보면, 상기 외부로부터 인가되는 신호 BB가 로우 레벨로 제 1 전송 트랜지스터(T1)가 턴온된다. 따라서, 출력 노드 K9의 신호는 제 1 퓨즈부(500)의 결과에 따라 달라진다. 이 때 상기 바이트 선택 신호부(400)의 출력(B)은 하이 레벨이다.
상기 제 1 퓨즈부(500)의 제 1 스위치를 온(on)시키면, 제 1 전송 게이트(T1)를 통해서 로우 레벨 신호가 출력 노드 K9에 인가된다. 바이트 선택 신호부(400)의 출력 신호(B)가 하이 레벨이므로, 상기 제 3 인버터(IV3)를 반전시킨 신호는 로우 레벨이다. 따라서, 제 1 노아 게이트(NOR1)의 입력(K9의 신호, 제 3 인버터의 출력)으로 로우 레벨 신호만 입력되므로, 상기 어드레스 인에이블부(700)의 출력(ACE)는 로우 레벨이 된다.
상기 제 1 퓨즈부(500)의 제 1 스위치(SW1)를 오프(off)시키면, 제 1 전송 게이트(T1)를 통해 하이 레벨 신호가 출력 노드(K9)에 인가된다. 따라서, 상기 제 1 노아 게이트(NOR1)의 출력은 로우 레벨, 제 5 인버터(IV5)의 출력은 하이 레벨이다. 즉, 상기 어드레스 제어 인에이블 신호(ACE)는 하이 레벨이 된다.
상기 어드레스 제어 인에이블 신호(ACE)는 상기 어드레스 제어부(800)로 인가되어 어드레스 제어부 신호(AC)를 결정한다.
즉, 상기 어드레스 제어 인에이블 신호(ACE)가 로우 레벨일 때, 상기 어드레스 제어 신호(AC)는 하이 레벨, 상기 어드레스 제어 인에이블 신호(ACE)가 하이 레벨일 때는 상기 어드레스 제어 신호(AC)는 상기 하위 바이트 바(LBB) 및 상위 바이트 바(UBB) 신호의 논리 곱((LBB)(UBB)) 출력된다.
이 때, 칩 구동 신호(CSH)는 제 3, 제 4 전송 게이트(T3, T4) 중 어느 쪽이 턴온되는가에 의해 결정되므로, 상기 제 3 전송 게이트(T3)가 턴온시는 상기 어드레스 제어 신호(AC)의 반전신호가 칩 구동 신호(CSH)로, 제 4 전송 게이트(T4) 턴온시는 항상 하이 레벨의 칩 구동 신호(CSH)가 출력된다.
도 2에 도시된 진리표를 살펴보면, 상기 제 1 퓨즈부(500)의 제 1 스위치(SW1)를 온 상태에, 제 2 퓨즈부(600)의 제 2 스위치(SW2)를 오프 상태에 있을 때는 대기 모드에 있게되므로, X8의 모드로 동작시키기 위해서는 이 상태를 피해준다.
또한, 외부에서 인가되는 하위 바이트 및 상위 바이트 신호부(100, 200)의 입력 신호(LBB 및 UBB)가 모두 하이 레벨 상태에 있을 때에는 상기 칩 구동 신호(CSH)가 로우 레벨로 출력된다.
일반적으로 LBB, UBB 신호는 동시에 하이 레벨로 인가될 때 시리얼(serial)로 입력되는 어드레스 신호에 오류를 일으키기 때문에 이를 감지하기 위해 LBB, UBB신호가 동시에 하이 상태에 있을 때 칩 모드를 대기 모드로 유지한다.
X16의 동작을 살펴보면, 외부로부터 상기 바이트 선택 신호부(400)에 인가되는 신호(BB)가 하이 레벨이므로, 상기 바이트 신호(B)는 로우 레벨이므로, 이를 상기 제 3 인버터(IV3)를 통해 반전시킨 신호는 하이 레벨이 된다.
따라서, 상기 제 1 노아 게이트(NOR1)의 출력은 로우 레벨, 제 5 인버터(IV5)의 출력은 하이 레벨로 상기 어드레스 제어 인에이블 신호(ACE)는 하이 레벨이다.
또한, 이를 상기 낸드 게이트(NAND)로 입력하게 되면 상기 낸드 게이트(NAND)의 출력은 로우 레벨, 이로 인해 제 3, 제 4 피모스 트랜지스터(P3, P4)가 인가되게 되어, 상기 제 2 노아 게이트(NOR2)의 출력은 (LBB)(UBB)가 된다.
따라서, 칩 구동 신호(CSH)는 외부에서 인가하는 LBB 및 UBB가 모두 하이레벨 상태가 아니라면, 항상 하이 레벨로 출력된다. 즉, X16의 모드의 정상 동작을 하게 된다.
상기와 같은 어드레스 입력 버퍼 제어 회로는 다음과 같은 효과가 있다.
첫째, 하나의 칩 디자인으로 X8 및 X16 모드를 동시에 구현할 수 있다.
둘째, 여러 가지 경우에 대응하여 대기 모드(standby mode)로 구현할 수 있다. 즉, 외부에서 칩 선택 신호부로 인가하는 신호를 하이 레벨로 인가하여 대기 모드를 구현할 수 있다.
셋째, 시리얼로 입력되는 어드레스 신호가 정상적으로 선택될 수 있게 외부에서 하이 바이트 신호부 및 상위 바이트 신호부로 인가하는 신호가 모두 하이 레 벨 상태에 있게되면, 칩을 대기 모드로 전환하여 오동작으로 있게 전류 소비를 감소할 수 있다.

Claims (9)

  1. 각각 외부에서 인가되는 입력 신호를 받아 하위 및 상위 바이트 신호를 출력하는 하위 및 상위 바이트 신호부와,
    칩 선택 신호를 출력하는 칩 선택 신호부와,
    바이트 선택 신호를 출력하는 바이트 선택 신호부와,
    스위치 온시 제 1, 제 2 퓨즈 신호를 출력하는 제 1, 제 2 퓨즈부와,
    상기 바이트 선택 신호와 상기 제 1 퓨즈 신호에 응답하여 어드레스 제어 인에이블 신호를 출력하는 어드레스 인에이블부와,
    상기 칩 선택 신호와 상기 어드레스 제어 인에이블 신호에 응답하여 하위 및 상위 바이트에 의해 어드레스 제어 신호를 출력하는 어드레스 제어부와,
    상기 어드레스 제어 신호 및 상기 칩 선택 신호에 응답하여 칩 구동 신호를 출력하는 칩 구동 제어부를 포함하여 구성됨을 특징으로 하는 어드레스 입력 버퍼 제어 회로.
  2. 제 1항에 있어서, 상기 칩 선택 신호부와 바이트 선택 신호부는,
    전원 전압과 접지 전압 사이에 피모스 트랜지스터와 앤모스 트랜지스터가 직렬로 연결되어 있으며,
    상기 피모스 및 앤모스 트랜지스터의 게이트는 외부에서 인가되는 입력 신호가 공통으로 연결되어 있고,
    상기 피모스 트랜지스터와 앤모스 트랜지스터의 연결노드를 출력단으로 하여 상기 입력 신호가 반전되어 출력됨을 특징으로 하는 어드레스의 입력 버퍼 제어 회로.
  3. 제 1항에 있어서, 상기 제 1, 제 2 퓨즈부는 각각,
    접지 전압에 연결된 스위치와,
    드레인과 소오스에 공통으로 전원 전압이 연결되며, 게이트에 상기 스위치가 연결된 제 1 피모스 트랜지스터와,
    소오스는 전원 전압에 연결되며, 드레인은 상기 제 1 피모스 트랜지스터의 게이트와 상기 스위치의 연결 노드에 연결된 제 2 피모스 트랜지스터와,
    상기 제 2 피모스 트랜지스터의 드레인과 게이트 사이에 연결되며, 상기 제2 피모스 트랜지스터 드레인의 신호를 반전시키는 제 1 인버터와,
    상기 제 2 피모스 트랜지스터의 게이트에 연결되며, 상기 제 1 인버터의 출력을 반전시켜 각각 제 1, 제 2 퓨즈 신호를 출력하는 제 2 인버터를 포함하여 구성됨을 특징으로 하는 어드레스 입력 버퍼 제어 회로.
  4. 제 1항에 있어서, 상기 어드레스 인에이블부는,
    상기 바이트 선택 신호의 출력을 반전시키는 제 3 인버터와,
    상기 제 3 인버터의 출력을 반전시키는 제 4 인버터와,
    피모스 트랜지스터의 게이트는 제 3 인버터에, 앤모스 트랜지스터의 게이트 는 제 4 인버터에 연결되어 턴온시 제 1 퓨즈 신호를 출력하는 제 1 전송 게이트와,
    피모스 트랜지스터 게이트는 제 4 인버터에, 앤모스 트랜지스터의 게이트는 제 3 인버터에 연결되어 턴온시 접지 전압을 출력하는 제 2 전송 게이트와,
    상기 제 1, 제 2 전송 게이트의 공통 출력 노드의 신호와 상기 제 3 인버터의 출력 신호를 논리 연산하는 제 1 노아 게이트와,
    제 1 노아 게이트의 출력을 반전시켜 어드레스 제어 인에이블 신호를 출력하는 제 5 인버터를 포함하여 구성됨을 특징으로 하는 어드레스의 입력 버퍼 제어 회로.
  5. 제 1항에 있어서, 상기 어드레스 제어부는,
    상기 칩 선택 신호와 상기 어드레스 제어 인에이블 신호를 논리 연산하는 낸드 게이트와,
    게이트에는 상기 낸드 게이트의 출력이 인가되며, 소오스에는 접지 전압이 인가되며, 드레인에 상기 하위 및 상위 바이트 신호부의 출력단과 연결된 제 1, 제 2 앤모스 트랜지스터와,
    게이트에 상기 낸드 게이트의 출력이 인가되며, 소오스에 전원 전압이 인가되고, 드레인의 출력은 상기 하위 바이트 신호부 및 상위 바이트 신호부의 전원 전압원으로 작용하는 제 3, 제 4 피모스 트랜지스터와,
    상기 제 1, 제 2 앤모스 트랜지스터의 각각의 드레인에 연결되어 상기 드레 인의 출력 신호를 입력받아 논리 연산하는 제 2 노아 게이트를 포함하여 구성됨을 특징으로 하는 어드레스 입력 버퍼 제어 회로.
  6. 삭제
  7. 제 1 항에 있어서, 상기 칩 구동 제어부는,
    상기 제2퓨즈부의 출력신호에 응답하여 상기 칩 선택 신호의 반전신호 또는 상기 어드레스 제어신호 중 어느 하나를 선택적으로 출력하는 선택부와;
    상기 선택부를 통해 선택된 신호를 지연시키는 지연부;
    를 포함하여 구성됨을 특징으로 하는 어드레스의 입력 버퍼 제어 회로.
  8. 제 7 항에 있어서, 상기 선택부는
    상기 어드레스 제어신호를 전송하는 제 3 전송 게이트와;
    상기 칩 선택 신호의 반전신호를 전송하는 제 4 전송 게이트로 구성됨을 특징으로 하는 어드레스의 입력 버퍼 제어 회로.
  9. 제 7 항에 있어서, 상기 지연부는
    3 개의 인버터로 구성됨을 특징으로 하는 어드레스의 입력 버퍼 제어 회로.
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