JP2003006039A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 アプリケーションが変わった場合に、任意に
メモリ空間を可変することができる半導体回路を提供す
ることを目的とする。 【解決手段】 第１のＣＰＵ１０３と、第１のメモリ１
０１、第２のメモリ１０２の間にセレクタ１０４、セレ
クタ１０５と、出力信号制御回路１０６とを設け、アプ
リケーションが変わった場合に、任意にメモリ空間を可
変できるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵおよびメモ
リを内蔵した半導体回路に関する。

【０００２】

【従来の技術】従来の半導体回路について、図５、図７
を用いて説明する。図５において、半導体回路の本体５
００は、ＣＰＵ５０１と、メモリ５０２とを有する。

【０００３】ＣＰＵ５０１は、メモリアドレス入力信号
Ｓ５００とメモリデータ入力信号Ｓ５０１を出力し、メ
モリデータ出力信号Ｓ５０２を入力する。

【０００４】メモリ５０２は、ｎビット×ｙワードのメ
モリ領域５０３と、ｍビット×ｙワードのメモリ領域５
０４と、ｎビット×ｘワードのメモリ領域５０５と、ｍ
ビット×ｘワードのメモリ領域５０６とを有していて、
メモリアドレス入力信号Ｓ５００とメモリデータ入力信
号Ｓ５０１とを入力し、メモリデータ出力信号Ｓ５０２
を出力する。

【０００５】なお、メモリアドレス入力信号Ｓ５０５
は、ＣＰＵ５０１がメモリ５０２にデータを書き込むま
たはメモリ５０２からデータを読み出す際に必要なアド
レスを指定する信号であり、メモリデータ入力信号Ｓ５
０１はＣＰＵ５０１からメモリ５０２に書き込まれるデ
ータ信号であり、メモリデータ出力信号Ｓ５０２はＣＰ
Ｕ５０１がメモリ５０２から読み出すデータ信号であ
る。

【０００６】以上のように構成された半導体回路５００
の動作について図６を用いて説明する。図６は、従来の
半導体回路５００の動作フローを示す図である。

【０００７】まず、ＣＰＵ５０１が必要とするメモリ量
を判定する（ステップＳ６００）。具体的には、必要と
するメモリ量が(ｍ+ｎ) (ｍ<=ｎ)ビット×ｘワードであ
るかｍビット×(ｘ+ｙ)(ｘ<=ｙ)ワードであるかを判定
する。

【０００８】ステップＳ６００で、ＣＰＵ５０１が必要
とするメモリ量が、(ｍ+ｎ)ビット×ｘワードと判定さ
れた場合、メモリ領域５０５とメモリ領域５０６とでメ
モリを構成する（ステップＳ６０１）。すなわち、この
場合はメモリ領域をビット方向に構成する。

【０００９】一方、ステップＳ６００で、ＣＰＵ５０１
が必要とするメモリ量が、ｍビット×(ｘ+ｙ)(ｘ<=ｙ)
ワードと判定された場合、メモリ領域５０３とメモリ領
域５０５でメモリを構成する（ステップＳ６０２）。す
なわち、この場合はメモリ領域をワード方向に構成す
る。

【００１０】次に、半導体回路が複数のＣＰＵを備える
場合の従来例について図７を用いて説明する。図７にお
いて、半導体回路の本体７００は、メモリ７０１と、メ
モリ７０２と、第１のＣＰＵ７０３と、第２のＣＰＵ７
０４とを有している。

【００１１】メモリ７０１は、メモリアドレス入力信号
Ｓ７００とメモリデータ入力信号Ｓ７０１とを入力し、
メモリデータ出力信号Ｓ７０２を出力する。メモリ７０
２は、メモリアドレス入力信号Ｓ７０３とメモリデータ
入力信号Ｓ７０４とを入力し、メモリデータ出力信号Ｓ
７０５を出力する。

【００１２】第１のＣＰＵ７０３は、メモリアドレス入
力信号Ｓ７００とメモリデータ入力信号Ｓ７０１とを出
力し、メモリデータ出力信号Ｓ７０２を入力する。

【００１３】第２のＣＰＵ７０４は、メモリアドレス入
力信号Ｓ７０３とメモリデータ入力信号Ｓ７０４を出力
し、メモリデータ出力信号Ｓ７０５を入力する。

【００１４】以上のように、半導体回路に複数のＣＰＵ
が備わっている場合、各ＣＰＵにメモリが割り当てられ
る。なお、各ＣＰＵおよび各メモリの動作は、半導体回
路５００のＣＰＵおよびメモリの動作と同じであるので
説明は省略する。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
半導体回路では、アプリケーションにより必要メモリ空
間が変わる場合に備えて、全てのアプリケーションが実
現できるメモリ量のメモリを搭載する必要がありコスト
の増大を招くという問題点があった。よって、本発明で
は、アプリケーションが変わった場合に、任意にメモリ
空間を可変することができる半導体回路を提供すること
を目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の半導体回路は、ＣＰＵ
と、前記ＣＰＵからのデータを格納すべき複数のメモリ
と、前記複数のメモリのメモリ空間を可変する制御回路
とを備えることを特徴とする。

【００１７】また、本発明の請求項２に記載の半導体回
路は、複数のＣＰＵと、前記複数のＣＰＵからのデータ
を格納すべき複数のメモリと、前記複数のＣＰＵの各々
へ割り当てる前記複数のメモリの個数を制御する制御回
路とを備え、前記制御回路は、前記各ＣＰＵが出力する
データをどのメモリに入力するかを選択する制御を行う
とともに、前記各メモリが出力するデータをどのＣＰＵ
に入力するかを選択する制御を行うことを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図４を用いて説明する。 （実施の形態１）図１は、実施の形態１に係る半導体回
路のブロック図を示す。以下、図１の各ブロックについ
て説明する。

【００１９】図１において、半導体回路の本体１００
は、第１のメモリ１０１と、第２のメモリ１０２と、Ｃ
ＰＵ１０３と、セレクタ１０４と、セレクタ１０５と、
出力信号制御回路１０６と、入力端子１０７と、インバ
ーター１０８とを備えている。

【００２０】第１のメモリ１０１は、第１のメモリアド
レス入力信号Ｓ１００と、第１のメモリデータ入力信号
Ｓ１０４と、第１のチップイネーブル信号Ｓ１０５とを
入力し、第１のメモリデータ出力信号Ｓ１０８を出力す
る。なお、第１のチップイネーブル信号Ｓ１０５は第１
のメモリ１０１を動作させるか否かを指示する信号であ
る。

【００２１】第２のメモリ１０２は、第２のメモリアド
レス入力信号Ｓ１０１と、ｎビットの下位データ入力信
号Ｓ１０３と、第２のチップイネーブル信号Ｓ１０６と
を入力し、第２のメモリデータ出力信号Ｓ１０９を出力
する。なお、第２のチップイネーブル信号Ｓ１０６は第
２のメモリ１０２を動作させるか否かを指示する信号で
ある。

【００２２】ＣＰＵ１０３は、第１のメモリアドレス信
号Ｓ１００、第２のメモリアドレス信号Ｓ１０１と、ｍ
ビットの上位データ入力信号Ｓ１０２と、ｎビットの下
位データ入力信号Ｓ１０３と、第１のチップイネーブル
信号Ｓ１０５とを出力し、ＣＰＵメモリデータ入力信号
Ｓ１１０を入力する。

【００２３】セレクタ１０４は、ｍビットの上位データ
入力信号Ｓ１０２とｎビットの下位データ入力信号Ｓ１
０３とをメモリ構成切り替え信号Ｓ１０７で切り替え、
第１のメモリデータ入力信号Ｓ１０４を出力する。

【００２４】セレクタ１０５は、第１のチップイネーブ
ル信号Ｓ１０５と第１のチップイネーブル信号Ｓ１０５
の反転信号Ｓ１１１とをメモリ構成切り替え信号Ｓ１０
７で切り替え、第２のチップイネーブル信号Ｓ１０６を
出力する。

【００２５】出力信号制御回路１０６は、第１のメモリ
データ出力信号Ｓ１０８と第２のメモリデータ出力信号
Ｓ１０９とを入力し、ＣＰＵメモリデータ入力信号Ｓ１
１０を出力する。

【００２６】入力端子１０７はメモリ構成切り替え信号
Ｓ１０７を入力する。なお、メモリ構成切り替え信号Ｓ
１０７は半導体回路内のメモリ構成を切り替えるために
外部から任意に与える信号である。

【００２７】なお、半導体回路１００においては、セレ
クタ１０４と、セレクタ１０５と、出力信号制御回路１
０６とで、複数のメモリのメモリ空間を可変する制御回
路を構成している。

【００２８】以上のように構成された半導体回路１００
の動作について図２を用いて説明する。図２は、半導体
回路１００の動作フローを示す図である。

【００２９】まず、ＣＰＵ１０３が必要とするメモリ量
を判定する（ステップＳ２００）。具体的には、メモリ
の必要容量が（ｍ＋ｎ）ビット×ｘワードであるかｎビ
ット×（ｘ＋ｙ）ワードであるか判定する。

【００３０】ステップＳ２００によりメモリの必要容量
が（ｍ＋ｎ）ビット×ｘワードであると判定された場合
は、セレクタ１０４に入力されるメモリ構成切り替え信
号Ｓ１０７をＨにし、セレクタ１０４がｍビットの上位
データ信号Ｓ１０２の信号を選択するようにする（ステ
ップＳ２０１）。

【００３１】次に、第１のメモリ１０１と第２のメモリ
１０２で（ｍ＋ｎ）ビット×ｘワードのメモリを構成す
る（ステップ２０２）。すなわち、このステップによ
り、第１のメモリ１０１にｍビットの上位データ入力信
号Ｓ１０２が、第２のメモリ１０２にｎビットの下位デ
ータ入力信号Ｓ１０３が入力され、第１のメモリ１０１
からｍビットの第１のメモリデータ出力信号Ｓ１０８
が、第２のメモリ１０２からｎビットの第２のメモリデ
ータ出力信号Ｓ１０９が出力信号制御回路１０６に出力
され、出力信号制御回路１０６からＣＰＵ１０３に(ｍ
＋ｎ)ビットのＣＰＵメモリデータ入力信号Ｓ１１０が
出力されるようになる。その際、出力信号制御回路１０
６はメモリ構成切り替え信号Ｓ１０７に従って、(ｍ＋
ｎ)ビットのＣＰＵメモリデータ入力信号Ｓ１１０を出
力する。

【００３２】一方、ステップＳ２００によりメモリの必
要容量がｎビット×（ｘ＋ｙ）ワードであると判定され
た場合は、セレクタ１０４に入力されるメモリ構成切り
替え信号Ｓ１０７をＬにし、セレクタ１０４がｎビット
の下位データ入力信号Ｓ１０３を選択するようにする
（ステップＳ２０３）。

【００３３】そして、メモリ１０１とメモリ１０２とで
ｎビット×（ｘ＋ｙ）ワードのメモリを構成する（ステ
ップＳ２０４）。すなわち、このステップにより、第１
のメモリ１０１および第２のメモリ１０２にｎビットの
下位データ入力信号Ｓ１０３が入力され、第１のメモリ
１０１からｎビットの第１のメモリデータ出力信号Ｓ１
０８が、第２のメモリ１０２からｎビットの第２のメモ
リデータ出力信号Ｓ１０９が出力信号制御回路１０６に
出力され、出力信号制御回路１０６からＣＰＵ１０３に
ｎビットのＣＰＵメモリデータ入力信号Ｓ１１０が出力
されるようになる。なお、出力信号制御回路１０６はメ
モリ構成切り替え信号Ｓ１０７に従って、ｎビットのＣ
ＰＵメモリデータ入力信号Ｓ１１０を出力する。

【００３４】また、第１のメモリ１０１と第２のメモリ
１０２とで、ｎビット×ｘワードまたはｎビット×ｙワ
ードのメモリを構成することも可能で、その場合は、第
１のメモリ１０１および第２のメモリ１０２のうちのい
ずれか１つのメモリが動作すれば良い。例えば、第１の
メモリ１０１のみを動作させる場合は、チップイネーブ
ルＳ１０５信号をＨにし、セレクタ１０５が第２のチッ
プイネ−ブル信号Ｓ１０６として反転信号Ｓ１１０を選
択するようにすればよい。一方、第２のメモリ１０２の
みを動作させる場合は、チップイネーブル信号Ｓ１０５
をＬにし、セレクタ１０５が第２のチップイネ−ブル信
号Ｓ１０６として反転信号Ｓ１１０を選択するようにす
ればよい。なお、セレクタ１０５はメモリ構成切り替え
信号Ｓ１０７に基いて第２のチップイネーブル信号Ｓ１
０６として第２のメモリに第１のチップイネーブル信Ｓ
１０５を出力するか反転信号Ｓ１１０を出力するかを選
択する。以上のようにして選択された第１のメモリ１０
１または第２のメモリ１０２にｎビットの下位データ出
力信号Ｓ１０３が入力され、第１のメモリ１０１または
第２のメモリ１０２から、ｎビットの第１のメモリデー
タ出力信号Ｓ１０８またはｎビットの第２のメモリデー
タ出力信号Ｓ１０９が出力信号制御回路１０６に出力さ
れ、出力信号制御回路１０６からＣＰＵ１０３にｎビッ
トのＣＰＵメモリデータ入力信号Ｓ１１０が出力される
ようにする。なお、出力信号制御回路１０６はメモリ構
成切り替え信号Ｓ１０７に従って、ｎビットのＣＰＵメ
モリデータ入力信号Ｓ１１０を出力する。

【００３５】以上のように本実施の形態１の半導体回路
によれば、セレクタ１０４と、セレクタ１０５と、出力
信号制御回路１０６とを備え、複数のメモリのメモリ空
間を可変するようにしたことから、アプリケーションに
よって必要なメモリ量が変わっても任意にメモリ量を変
えることができる。

【００３６】（実施の形態２）図３は、実施の形態２に
係る半導体回路のブロック図を示す。以下、図３の各ブ
ロックについて説明する。図３において、半導体回路の
本体３００は、第１のメモリ３００−１から第ｎのメモ
リ３００−ｎまでのｎ個のメモリと、メモリデータ入力
信号選択回路３０１と、アドレスデータ信号選択回路３
０２と、メモリデータ出力信号選択回路３０３と、入力
端子３０４と、第１のＣＰＵ３０５と、第２のＣＰＵ３
０６とを有する。

【００３７】メモリ３００−１は、第１のアドレスデー
タ信号Ｓ３０１−１と、第１のメモリデータ入力信号Ｓ
３０２−１とを入力し、第１のメモリデータ出力信号Ｓ
３００−１を出力する。

【００３８】メモリ３００−２は、第２のアドレスデー
タ信号Ｓ３０１−２と、第２のメモリデータ入力信号Ｓ
３０２−２とを入力し、第２のメモリデータ出力信号Ｓ
３００−２を出力する。

【００３９】同様に、メモリ３００−ｎまでｎ個のメモ
リで構成する。メモリデータ入力信号選択回路３０１
は、第１のメモリデータ出力信号Ｓ３００−１と、第２
のメモリデータ出力信号Ｓ３００−２，・・・，第ｎの
メモリデータ出力信号Ｓ３００−ｎと、メモリ空間切り
替え信号Ｓ３０５とを入力し、第１のメモリデータＣＰ
Ｕ入力信号Ｓ３０３と第２のメモリデータＣＰＵ入力信
号Ｓ３０４を出力する。

【００４０】アドレスデータ信号選択回路３０２は、第
１のＣＰＵメモリアドレス信号Ｓ３０６と、第２のＣＰ
Ｕメモリアドレス信号Ｓ３０７と、メモリ空間切り替え
信号Ｓ３０５とを入力し、第１のアドレスデータ信号Ｓ
３０１−１、第２のアドレスデータ信号Ｓ３０１−２，
・・・，第ｎのアドレスデータＳ３０１−ｎを出力す
る。

【００４１】メモリデータ出力信号選択回路３０３は、
第１のＣＰＵメモリデータ出力信号Ｓ３０８と、第２の
ＣＰＵメモリデータ出力信号Ｓ３０９と、メモリ空間切
り替え信号Ｓ３０５とを入力し、第１のメモリデータ入
力信号Ｓ３０２−１、第２のメモリデータ入力信号Ｓ３
０２−２，・・・，第ｎのメモリデータ入力信号Ｓ３０
２−ｎを出力する。

【００４２】入力端子３０４は、メモリ空間切り替え信
号Ｓ３０５を入力する。なお、メモリ空間切り替え信号
Ｓ３０５は、半導体回路内の複数のＣＰＵに割り当てる
メモリの個数を切り替えるために外部から任意に与える
信号である。

【００４３】第１のＣＰＵ３０５は、第１のメモリデー
タＣＰＵ入力信号Ｓ３０３を入力し、第１のＣＰＵメモ
リアドレス出力信号Ｓ３０６と第１のＣＰＵメモリデー
タ出力信号Ｓ３０８を出力する。

【００４４】第２のＣＰＵ３０６は、第２のメモリデー
タＣＰＵ入力信号Ｓ３０４を入力し、第２のＣＰＵメモ
リアドレス出力信号Ｓ３０７と第２のＣＰＵメモリデー
タ出力信号Ｓ３０９を出力する。

【００４５】なお、半導体回路３００においては、メモ
リデータ入力信号選択回路３０１と、アドレスデータ信
号選択回路３０２と、メモリデータ出力信号選択回路３
０３とで、複数のＣＰＵの各々へ割り当てるメモリの個
数を制御する制御回路を構成している。

【００４６】以上のように構成された半導体回路３００
の動作について、図４を用いて説明する。図４は、実施
の形態２に係る半導体回路３００の動作フローを示す。

【００４７】まず、メモリデータ入力信号選択回路３０
１と、アドレスデータ信号選択回路３０２と、メモリデ
ータ出力信号選択回路３０３とがメモリ空間切り替え信
号Ｓ３０５を入力する（ステップＳ４００）。

【００４８】次に、メモリ空間切り替え信号Ｓ３０５に
より、第１のＣＰＵ３０５に第１番目〜第ｘ番目のメモ
リ（メモリ３００−１〜３００−ｘ）が割り当てられる
（ステップ４０１）。すなわち、このステップにより、
メモリデータ入力信号選択回路３０１が第１番目〜第ｘ
番目までのメモリから入力したメモリデータ出力信号Ｓ
３００−１〜Ｓ３００−ｘを第１のメモリデータＣＰＵ
入力信号Ｓ３０３として第１のＣＰＵ３０５に出力する
ようになり、メモリデータ出力信号選択回路３０３が第
１のＣＰＵ３０５から入力した第１のＣＰＵメモリデー
タ出力信号Ｓ３０８を第１〜第ｘ番目のメモリにメモリ
データ入力信号Ｓ３０２−１〜Ｓ３０２−ｘとして出力
するようになる。

【００４９】なお、この場合、アドレスデータ信号選択
回路３０２は、アドレスデータ信号Ｓ３００−１〜Ｓ３
００−ｘをメモリ３００−１〜３００−ｘに出力して、
第１のＣＰＵ３０５がメモリ３００−１〜３００−ｘに
データを書き込むまたはメモリ３０１−１〜３０１−ｘ
からデータを読み出す際に必要なアドレスを指定する。

【００５０】次に、メモリ空間切り替え信号Ｓ３０５に
より、第２のＣＰＵ３０７に第ｘ＋１番目〜第ｎ番目ま
でのメモリ（メモリ３００−ｘ＋１〜メモリ３００−
ｎ）が割り当てられる（ステップＳ４０２）。すなわ
ち、このステップにより、メモリデータ入力信号選択回
路３０１が第ｘ＋１番目〜第ｎ番目までのメモリから入
力したメモリデータ出力信号Ｓ３０１−ｘ＋１〜Ｓ３０
１−ｎを第２のメモリデータＣＰＵ入力信号Ｓ３０４と
して第２のＣＰＵ３０６に出力するようになり、メモリ
データ出力信号選択回路３０３が第２のＣＰＵ３０６か
ら入力した第２のＣＰＵメモリデータ出力信号Ｓ３０９
を第ｘ＋１番目〜第ｎ番目のメモリにメモリデータ入力
信号Ｓ３０２−ｘ＋１〜Ｓ３０２−ｎとして出力するよ
うになる。

【００５１】なお、この場合、アドレスデータ信号選択
回路３０２は、アドレスデータ信号Ｓ３０１−ｘ＋１〜
Ｓ３０１−ｎをメモリ３００−ｘ＋１〜３００−ｎに出
力して、第２のＣＰＵ３０６がメモリ３００−ｘ＋１〜
３００−ｎにデータを書き込むまたはメモリ３００−ｘ
＋１〜３００−ｎからデータを読み出す際に必要なアド
レスを指定する。

【００５２】以上のように本実施の形態２の半導体回路
によれば、メモリデータ入力信号選択回路３０１と、ア
ドレスデータ信号選択回路３０２と、メモリデータ出力
信号選択回路３０３とを備え、複数のＣＰＵの各々へ割
り当てるメモリの個数を制御するようにしたことから、
複数のＣＰＵがある場合に各ＣＰＵに割り当てるメモリ
量を変えることができる。

【００５３】

【発明の効果】以上のように本発明の半導体回路によれ
ば、ＣＰＵと前記ＣＰＵからのデータを格納すべき複数
のメモリと前記複数のメモリのメモリ空間を可変する制
御回路を備えたことから、アプリケーションが変わっ
て、内蔵しているＣＰＵが必要とするメモリ量が変わっ
ても任意にメモリ空間を変えることができるためメモリ
量を削減できるという効果がある。

【００５４】また、本発明の半導体回路によれば、複数
のＣＰＵと前記複数のＣＰＵからのデータを格納すべき
複数のメモリと前記複数のＣＰＵの各々へ割り当てる前
記複数のメモリの個数を制御する制御回路とを備えたこ
とから、複数のＣＰＵがある場合、アプリケーションに
より各ＣＰＵが必要とするメモリ量が変わっても、各Ｃ
ＰＵに割り当てるメモリ量を変えることができるためメ
モリを効率的に使用できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体回路のブロ
ック図である。

【図２】本発明の実施の形態１に係る半導体回路の動作
を示す図である

【図３】本発明の実施の形態２に係る半導体回路のブロ
ック図である。

【図４】本発明の実施の形態２に係る半導体回路の動作
を示す図である。

【図５】従来の半導体回路のブロック図である。

【図６】従来の半導体回路の動作を示すブロック図であ
る。

【図７】従来の半導体回路のブロック図である。

【符号の説明】

１００，３００，５００，７００ 半導体回路 １０１ 第１のメモリ １０２ 第２のメモリ １０３ ＣＰＵ １０４，１０５ セレクタ １０６ 出力信号制御回路 １０７ 入力端子 １０８ インバーター ３００−１〜３００−ｎ メモリ ３０１ メモリデータ入力信号選択回路 ３０２ アドレスデータ信号選択回路 ３０３ メモリデータ出力信号選択回路 ３０４ 入力端子 ３０５ 第１のＣＰＵ ３０６ 第２のＣＰＵ ５０２ メモリ ７０１，７０２ メモリ ７０３ 第１のＣＰＵ ７０４ 第２のＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平野 雄久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 手塚 智明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 芝内 孝公 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Ｆターム(参考） 5B060 AA02 AA09 AA12

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、 前記ＣＰＵからのデータを格納すべき複数のメモリと、 前記複数のメモリのメモリ空間を可変する制御回路とを
   備えることを特徴とする半導体回路。
2. 【請求項２】 複数のＣＰＵと、 前記複数のＣＰＵからのデータを格納すべき複数のメモ
   リと、 前記複数のＣＰＵの各々へ割り当てる前記複数のメモリ
   の個数を制御する制御回路とを備え、 前記制御回路は、前記各ＣＰＵが出力するデータをどの
   メモリに入力するかを選択する制御を行うとともに、前
   記各メモリが出力するデータをどのＣＰＵに入力するか
   を選択する制御を行うことを特徴とする半導体回路。