JP4790540B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、外部端子を介して外部装置に対応する内部状態に設定される半導体装置に関する。

複数種の外部装置を接続可能な半導体装置においては、外部装置を制御するための内部回路（外部インタフェース回路）を外部装置に対応する動作モードに設定するために、セレクタにより外部入力信号のレベル値に対応して複数の制御パラメータ信号の中から所望の制御パラメータ信号を選択して内部回路に伝達する方式や、ＣＰＵにより外部入力信号のレベル値に対応するデータ信号を制御パラメータ設定用のレジスタに書き込むことで所望の制御パラメータ信号を内部回路に伝達する方式などが採用されている。

図６は、従来の半導体装置（第１従来例）を示している。図６（ａ）は、第１従来例の半導体装置の構成を示している。第１従来例の半導体装置１００では、セレクタ１０２は、複数の外部端子ＰＡを介して供給される複数の外部入力信号Ｅのレベル値に応じて制御パラメータ信号ＣＯ１〜ＣＯｉのいずれかを選択して制御パラメータ信号Ｃとして出力する。制御パラメータ信号ＣＯ１〜ＣＯｉのレベル値は、例えば、リセット信号／ＲＳＴ（図示せず）の活性化に応答して、各々に対して予め決められたレベル値に設定される。なお、リセット信号／ＲＳＴは、半導体装置１００のリセット時に活性化される信号である。内部回路１０４は、セレクタ１０２から供給される制御パラメータ信号Ｃのレベル値に応じて外部端子ＰＢを介した外部制御信号ＣＴＬの出力動作を実施する。例えば、内部回路１０４は、制御パラメータ信号Ｃのレベル値が“０”である場合に外部制御信号ＣＴＬを正極性信号として扱い、制御パラメータ信号Ｃのレベル値が“１”である場合に外部制御信号ＣＴＬを負極性信号として扱う。

図６（ｂ）は、図６（ａ）の半導体装置におけるリセット時の動作を示している。ここで、制御パラメータ信号ＣＯ１のレベル値は、リセット信号／ＲＳＴの活性化に応答して“１”に設定されるものとする。また、半導体装置１００に外付けされる外部装置は、外部制御信号ＣＴＬを負極性信号として扱う種別のものであるとする。これに対応して、外部入力信号Ｅのレベル値は、セレクタ１０２により制御パラメータ信号ＣＯ１が選択されるレベル値に設定されているものとする。このような場合、リセット信号／ＲＳＴのレベル値が“１”から“０”に変化すると（リセット信号／ＲＳＴが活性化されると）、制御パラメータ信号ＣＯ１のレベル値が“１”に初期化され、セレクタ１０２により制御パラメータ信号ＣＯ１が選択されているため、制御パラメータ信号Ｃのレベル値が“１”に初期化される。このため、半導体装置１００のリセット直後から、内部回路１０４は外部制御信号ＣＴＬを負極性信号として扱い、外部制御信号ＣＴＬのレベル値が“１”に設定される。

図７は、従来の半導体装置（第２従来例）を示している。図７（ａ）は、第２従来例の半導体装置の構成を示している。第２従来例の半導体装置２００では、ＣＰＵ２０２は、半導体装置２００のリセット後に、複数の外部端子ＰＡを介して供給される複数の外部入力信号Ｅのレベル値に対応するデータ信号Ｄをレジスタ２０４に書き込む。レジスタ２０４は、内部回路２０６に供給される制御パラメータ信号Ｃをレジスタ値と同一のレベル値に常時設定する。レジスタ２０４のレジスタ値は、リセット信号／ＲＳＴの活性化に応答して所定値（例えば、“０”）に初期化される。なお、リセット信号／ＲＳＴは、半導体装置２００のリセット時に活性化される信号である。内部回路２０６は、レジスタ２０４から供給される制御パラメータ信号Ｃのレベル値に応じて外部端子ＰＢを介した外部制御信号ＣＴＬの出力動作を実施する。例えば、図６（ａ）の内部回路１０４と同様に、内部回路２０６は、制御パラメータ信号Ｃのレベル値が“０”である場合に外部制御信号ＣＴＬを正極性信号として扱い、制御パラメータ信号Ｃのレベル値が“１”である場合に外部制御信号ＣＴＬを負極性信号として扱う。

図７（ｂ）は、図７（ａ）の半導体装置におけるリセット時の動作を示している。ここで、半導体装置２００に外付けされる外部装置は、外部制御信号ＣＴＬを負極性信号として扱う種別のものであるとする。これに対応して、外部入力信号Ｅのレベル値は、ＣＰＵ２０２によりデータ信号Ｄ（“１”）がレジスタ２０４に書き込まれるレベル値に設定されているものとする。このような場合、リセット信号／ＲＳＴのレベル値が“１”から“０”に変化すると（リセット信号／ＲＳＴが活性化されると）、レジスタ２０４のレジスタ値が“０”に初期化されるため、制御パラメータ信号Ｃのレベル値が“０”に初期化される。このため、半導体装置２００のリセット直後において、内部回路２０６は外部制御信号ＣＴＬを正極性信号として扱い、外部制御信号ＣＴＬのレベル値が“０”に設定される。この後、ＣＰＵ２０２によりデータ信号Ｄ（“１”）がレジスタ２０４に書き込まれると、制御パラメータ信号Ｃのレベル値が“０”から“１”に変更される。このため、ＣＰＵ２０２によりデータ信号Ｄ（“１”）がレジスタ２０４に書き込まれた時点から、内部回路２０６は外部制御信号ＣＴＬを負極性信号として扱い、外部制御信号ＣＴＬのレベル値が“１”に設定される。

また、特許文献１には、マイクロコンピュータにおいて、１個の動作モード設定用外部端子を介して複数の動作モードを設定可能にすることで、汎用外部端子の数を抑制することなく外部端子の有効活用を実現する技術が開示されている。具体的には、マイクロコンピュータのリセット時に、リセット用外部端子から入力される信号に応答して汎用外部端子から入力される信号がラッチされ、ラッチされた信号と動作モード設定用外部端子から入力される信号とがデコードされて複数の動作モード設定信号の中からデコード結果に対応する動作モード設定信号が選択される。特許文献２には、ワンチップマイクロコンピュータにおいて、ユーザにより指定されたモードと外部から設定されるモードとを１個の外部端子を介して切り換え可能にすることで、外部回路の簡略化およびユーザ使用の容易化を実現する技術が開示されている。
特開平７−６１５４号公報 特開昭６０−３１６４１号公報

図６に示した第１従来例では、半導体装置１００のリセット直後から制御パラメータ信号Ｃのレベル値に外部入力信号Ｅのレベル値が反映されて内部回路１０４が所望の動作（外部制御信号ＣＴＬを負極性信号として扱う）を実施するが、半導体装置１００のリセット後に制御パラメータ信号Ｃのレベル値を変更できずに融通が利かないという欠点がある。

一方、図７に示した第２従来例では、半導体装置２００のリセット後に、ＣＰＵ２０２によるレジスタ２０４へのデータ信号Ｄの書き込みにより、制御パラメータ信号Ｃのレベル値を変更可能である。しかしながら、半導体装置２００のリセット直後から制御パラメータ信号Ｃのレベル値に外部入力信号Ｅのレベル値が反映されないため、半導体装置２００のリセット直後からＣＰＵ２０２によりデータ信号Ｄがレジスタ２０４に書き込まれるまでの期間において、内部回路２０６が不所望の動作（外部制御信号ＣＴＬを正極性信号として扱う）を実施するという欠点がある。

本発明は、このような問題点に鑑みてなされたものであり、半導体装置のリセット直後における不所望の動作を防止するとともに、半導体装置のリセット後における外部装置の制御に関する設定情報の変更を可能にすることを目的とする。

本発明の一態様では、半導体装置は、外部端子と、半導体装置のリセットに伴って初期化されるレジスタと、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新するレジスタ更新回路とを備える。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および外部入力信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。

本発明に関連する第１技術では、半導体装置は、外部端子、制御パラメータ決定回路およびレジスタ更新回路を備えて構成される。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。例えば、半導体装置は、外部装置を制御する外部インタフェース回路を更に備えて構成され、制御パラメータ信号は、外部インタフェース回路の制御に用いられる。あるいは、制御パラメータ信号は、外部装置の制御に用いられる。
好ましくは、レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および外部入力信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。あるいは、制御パラメータ決定回路は、入力セレクタを更に備えて構成される。入力セレクタは、外部入力信号のレベル値に応じて書き込みデータ信号または書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して入力セレクタの出力信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、書き込みデータ信号のレベル値を制御パラメータ信号と反対のレベル値に設定する。

以上のような第１技術では、外部端子を介して半導体装置のリセット直後における制御パラメータ信号のレベル値を設定することができる。従って、外部装置の種別に合わせて外部入力信号のレベル値を固定することで、半導体装置のリセット直後における不所望の動作を確実に防止できる。また、半導体装置のリセット後に、レジスタ更新回路による制御パラメータ決定回路におけるレジスタのレジスタ値の更新により、制御パラメータ信号のレベル値を変更することもできる。

本発明に関連する第２技術では、半導体装置は、複数の外部端子、初期状態決定回路、制御パラメータ決定回路およびレジスタ更新回路を備えて構成される。初期状態決定回路は、複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、初期状態選択信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。例えば、半導体装置は、外部装置を制御する外部インタフェース回路を更に備えて構成され、制御パラメータ信号は、外部インタフェース回路の制御に用いられる。あるいは、制御パラメータ信号は、外部装置の制御に用いられる。

好ましくは、レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および初期状態選択信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。あるいは、制御パラメータ決定回路は、入力セレクタを更に備えて構成される。入力セレクタは、初期状態選択信号のレベル値に応じて書き込みデータ信号または書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して入力セレクタの出力信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、書き込みデータ信号のレベル値を制御パラメータ信号と反対のレベル値に設定する。以上のような第２技術でも、前述した第１技術と同様の効果が得られる。

本発明によれば、半導体装置のリセット直後における不所望の動作を防止できるとともに、半導体装置のリセット後に外部装置の制御に関する設定情報を変更できる。

以下、本発明の実施形態について図面を用いて説明する。図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置１０は、外部端子ＰＡ１〜ＰＡｎ、ＰＢ、制御パラメータ決定回路１４−１〜１４−ｎ、外部インタフェース回路（外部ＩＦ回路）１６およびＣＰＵ１８を備えて構成されている。
制御パラメータ決定回路１４−ｋ（ｋ＝１、２、・・・、ｎ）は、レジスタＲ、インバータＩＡおよびセレクタＳＡを備えて構成されている。制御パラメータ決定回路１４−ｋにおいて、レジスタＲは、制御パラメータ信号Ｃｋのレベル値を変更するために設けられ、フリップフロップなどを用いて構成されている。レジスタＲのレジスタ値は、ＣＰＵ１８から供給される書き込み要求信号Ｗｋの活性化に応答して、ＣＰＵ１８から供給される書き込みデータ信号Ｄｋのレベル値に設定される。また、レジスタＲのレジスタ値は、リセット信号／ＲＳＴの活性化に応答して所定値（例えば、“０”）に初期化される。レジスタＲの出力信号ＲＯは、レジスタＲのレジスタ値と同一のレベル値に常時設定される。なお、リセット信号／ＲＳＴは、リセット用外部端子（図示せず）などから供給され、半導体装置１０のリセット時に活性化される。

インバータＩＡは、レジスタＲの出力信号ＲＯを反転させて出力する。セレクタＳＡは、外部端子ＰＡｋを介して供給される外部入力信号Ｅｋのレベル値が“１”である場合にインバータＩＡの出力信号（レジスタＲの出力信号ＲＯと反対のレベル値に設定される信号）を選択して制御パラメータ信号Ｃｋとして出力し、外部入力信号Ｅｋのレベル値が“０”である場合にレジスタＲの出力信号ＲＯを選択して制御パラメータ信号Ｃｋとして出力する。

外部インタフェース回路１６は、制御パラメータ決定回路１４−１〜１４−ｎから供給される制御パラメータ信号Ｃ１〜Ｃｎのレベル値に従って、外部端子ＰＢを介した外部ＣＰＵ５０の制御（外部ＣＰＵ５０との間でのインタフェース信号の授受）を実施する。半導体装置１０（外部インタフェース回路１６）と外部ＣＰＵ５０との間で授受されるインタフェース信号は、チップセレクト信号、リードストローブ信号、ライトストローブ信号、アドレス信号、割り込み信号、レディ信号およびデータ信号などの周知の信号で構成されている。

例えば、制御パラメータ信号Ｃ１は、半導体装置１０（外部インタフェース回路１６）から外部ＣＰＵ５０に供給されるレディ信号ＲＤＹの極性を指定するための制御パラメータ信号である。なお、レディ信号ＲＤＹは、外部ＣＰＵ５０に外部端子ＰＢを介して供給されるインタフェース信号の１つである。外部インタフェース回路１６は、制御パラメータ信号Ｃ１のレベル値が“０”である場合、レディ信号ＲＤＹの出力動作を正極性モードで実施する（レディ信号ＲＤＹを正極性信号として扱う）。一方、外部インタフェース回路１６は、制御パラメータ信号Ｃ１のレベル値が“１”である場合、レディ信号ＲＤＹの出力動作を負極性モードで実施する（レディ信号ＲＤＹを負極性信号として扱う）。

また、制御パラメータ信号Ｃ２は、レディ信号ＲＤＹの出力状態を指定するための制御パラメータ信号である。外部インタフェース回路１６は、制御パラメータ信号Ｃ２のレベル値が“０”である場合、レディ信号ＲＤＹの出力動作を常時出力モードで実施する（レディ信号ＲＤＹを常時出力する）。一方、外部インタフェース回路１６は、制御パラメータ信号Ｃ２のレベル値が“１”である場合、レディ信号ＲＤＹの出力動作をＨｉＺ切り替えモードで実施する（レディ信号ＲＤＹを必要に応じてＨｉＺ状態にする）。

ＣＰＵ１８は、制御パラメータ信号Ｃｋのレベル値を変更する必要がある場合、書き込み要求信号Ｗｉを活性化させるとともに、外部入力信号Ｅｋのレベル値および制御パラメータ信号Ｃｋのレベル値に基づいて書き込みデータ信号Ｄｋのレベル値を設定する。具体的には、ＣＰＵ１８は、制御パラメータ信号Ｃｋのレベル値を“０”から“１”に変更する必要がある場合、外部入力信号Ｅｋのレベル値が“０”であれば書き込みデータ信号Ｄｋのレベル値を“１”に設定し、外部入力信号Ｅｋのレベル値が“１”であれば書き込みデータ信号Ｄｋのレベル値を“０”に設定する。また、ＣＰＵ１８は、制御パラメータ信号Ｃｋのレベル値を“１”から“０”に変更する必要がある場合、外部入力信号Ｅｋのレベル値が“０”であれば書き込みデータ信号Ｄｋのレベル値を“０”に設定し、外部入力信号Ｅｋのレベル値が“１”であれば書き込みデータ信号Ｄｋを“１”に設定する。

例えば、制御パラメータ決定回路１４−ｋにおけるレジスタＲのレジスタ値が“０”であり、且つ外部入力信号Ｅｋのレベル値が“１”である状態で、制御パラメータ信号Ｃｋのレベル値を“１”から“０”に変更する必要がある場合、ＣＰＵ１８により、書き込み要求信号Ｗｋが活性化されるとともに、書き込みデータ信号Ｄｋのレベル値が“１”に設定されると、制御パラメータ決定回路１４−ｋにおけるレジスタＲのレジスタ値が書き込み要求信号Ｗｋの活性化に応答して“０”から“１”に変更される。これにより、制御パラメータ決定回路１４−ｋにおいて、レジスタＲの出力信号ＲＯのレベル値が“０”から“１”に変更され、その結果、インバータＩＡの出力信号のレベル値が“１”から“０”に変更される。このとき、制御パラメータ決定回路１４−ｋにおいて、セレクタＳＡによりインバータＩＡの出力信号が選択されているため、制御パラメータ信号Ｃｋのレベル値が“１”から“０”に変更される。

図２は、図１の半導体装置におけるリセット時の動作を示している。ここで、外部ＣＰＵ５０は、レディ信号ＲＤＹを負極性信号として扱う種別のものであるとする。これに対応して、半導体装置１０のリセット直後から制御パラメータ信号Ｃ１のレベル値を“１”に設定するために、外部入力信号Ｅ１のレベル値は“１”に設定されているものとする。
このような場合、リセット信号／ＲＳＴのレベル値が“１”から“０”に変化すると（リセット信号／ＲＳＴが活性化されると）、制御パラメータ決定回路１４−１において、レジスタＲの出力信号ＲＯのレベル値が“０”に初期化されるが、セレクタＳＡによりインバータＩＡの出力信号が選択されているため、制御パラメータ信号Ｃ１のレベル値が“１”に初期化される。このため、外部インタフェース回路１６は、半導体装置１０のリセット直後からレディ信号ＲＤＹの出力動作を負極性モードで実施する。従って、半導体装置１０のリセット直後からレディ信号ＲＤＹのレベル値が“１”に設定される。

以上のような第１実施形態では、外部端子ＰＡ１〜ＰＡｎを介して半導体装置１０のリセット直後における制御パラメータ信号Ｃ１〜Ｃｎのレベル値を設定することができる。従って、外部ＣＰＵ５０の種別（インタフェース仕様など）に合わせて外部入力信号Ｅ１〜Ｅｎのレベル値を固定することで、半導体装置１０のリセット直後における不所望の動作を確実に防止できる。また、半導体装置１０のリセット後に、ＣＰＵ１８による制御パラメータ決定回路１４−１〜１４−ｎにおけるレジスタＲのレジスタ値の更新により、制御パラメータ信号Ｃ１〜Ｃｎのレベル値を変更することもできる。

図３は、本発明の第２実施形態を示している。以下、第２実施形態（図３）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第２実施形態の半導体装置２０は、第１実施形態の半導体装置１０について制御パラメータ決定回路１４−１〜１４−ｎおよびＣＰＵ１８を制御パラメータ決定回路２４−１〜２４−ｎおよびＣＰＵ２８に置き換えて構成されている。

制御パラメータ決定回路２４−ｋ（ｋ＝１、２、・・・、ｎ）は、制御パラメータ決定回路１４−ｋにインバータＩＢおよびセレクタＳＢを加えて構成されている。制御パラメータ決定回路２４−ｋにおいて、インバータＩＢは、ＣＰＵ２８から供給される書き込みデータ信号Ｄｋを反転させて出力する。セレクタＳＢは、外部端子ＰＡｋを介して供給される外部入力信号Ｅｋが“１”である場合にインバータＩＢの出力信号（書き込みデータ信号Ｄｋと反対のレベル値に設定される信号）を選択して出力し、外部入力信号Ｅｋのレベル値が“０”である場合に書き込みデータ信号Ｄｋを選択して出力する。レジスタＲのレジスタ値は、ＣＰＵ２８から供給される書き込み要求信号Ｗｋの活性化に応答してセレクタＳＢの出力信号のレベル値に設定される。

ＣＰＵ２８は、制御パラメータ信号Ｃｋのレベル値を変更する必要がある場合、書き込み要求信号Ｗｋを活性化させるとともに、書き込みデータ信号Ｄｋのレベル値を制御パラメータ信号Ｃｋと反対のレベル値に設定する。例えば、制御パラメータ決定回路２４−ｋにおけるレジスタＲのレジスタ値が“０”であり、且つ外部入力信号Ｅｋのレベル値が“１”である状態で、制御パラメータ信号Ｃｋのレベル値を“１”から“０”に変更する必要がある場合、ＣＰＵ２８は、書き込み要求信号Ｗｋを活性化させるとともに、書き込みデータ信号Ｄｋのレベル値を“０”に設定する。このとき、制御パラメータ決定回路２４−ｋにおいて、セレクタＳＢによりインバータＩＢの出力信号が選択されているため、レジスタＲのレジスタ値が書き込み要求信号Ｗｋの活性化に応答して“０”から“１”に変更される。これにより、制御パラメータ決定回路２４−ｋにおいて、レジスタＲの出力信号ＲＯのレベル値が“０”から“１”に変更され、その結果、インバータＩＡの出力信号のレベル値が“１”から“０”に変更される。このとき、制御パラメータ決定回路２４−ｋにおいて、セレクタＳＡによりインバータＩＡの出力信号が選択されているため、制御パラメータ信号Ｃｋのレベル値が“１”から“０”に変更される。

以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、第２実施形態では、制御パラメータ決定回路２４−ｋにインバータＩＢおよびセレクタＳＢを設けることで、制御パラメータ信号Ｃｋのレベル値を変更する際に、外部入力信号Ｅｋのレベル値をＣＰＵ２８に認識させる必要がなくなり、ＣＰＵ２８による書き込みデータ信号Ｄｋのレベル値の設定動作を簡略化できる。

図４は、本発明の第３実施形態を示している。以下、第３実施形態（図４）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第３実施形態の半導体装置３０は、外部端子ＰＡの数がｍ個である点、初期状態決定回路３２が設けられている点、制御パラメータ決定回路１４−ｋ（ｋ＝１、２、・・・、ｎ）におけるセレクタＳＡが初期状態選択信号ＩＳｋを受けている点を除いて、第１実施形態の半導体装置１０と同一である。

初期状態決定回路３２は、外部端子ＰＡ１〜ＰＡｍを介して供給される外部入力信号Ｅ１〜Ｅｍのレベル値に基づいて半導体装置３０に外付けされる外部ＣＰＵ５０の種別を判定し、判定結果に対応して初期状態選択信号ＩＳ１〜ＩＳｎのレベル値を決定する。例えば、初期状態決定回路３２は、外部ＣＰＵ５０がレディ信号ＲＤＹを負極性信号として扱う種別のものであると判定した場合、初期状態選択信号ＩＳ１のレベル値を“１”に設定する。これにより、第１実施形態と同様に、半導体装置３０のリセット直後から、レディ信号ＲＤＹの極性を指定するための制御パラメータ信号Ｃ１のレベル値が“１”に設定され、その結果、レディ信号ＲＤＹのレベル値が“１”に設定される。

以上のような第３実施形態でも、第１実施形態と同様の効果が得られる。また、第３実施形態では、初期状態決定回路３２を設けることで、制御パラメータ信号Ｃの数（ｎ個）が外部ＣＰＵ５０の種別を識別するために必要な外部端子ＰＡの数（ｍ個）より大きい場合、制御パラメータ信号Ｃの各々について外部端子ＰＡが設けられる第１実施形態に比べて、外部端子ＰＡの数を削減できる。

図５は、本発明の第４実施形態を示している。以下、第４実施形態（図５）について説明するが、第１、第２および第３実施形態（図１、図３および図４）で説明した要素と同一の要素については、第１、第２および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第４実施形態の半導体装置４０は、外部端子ＰＡの数がｍ個である点、初期状態決定回路３２が設けられている点、制御パラメータ決定回路２４−ｋ（ｋ＝１、２、・・・、ｎ）におけるセレクタＳＡ、ＳＢが初期状態選択信号ＩＳｋを受けている点を除いて、第２実施形態の半導体装置２０と同一である。以上のような第４実施形態でも、第１、第２および第３実施形態と同様の効果が得られる。

なお、第１〜第４実施形態では、制御パラメータ信号Ｃ１〜Ｃｎが外部インタフェース回路１６の制御に利用される例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、制御パラメータ信号Ｃ１〜Ｃｎの少なくとも１つが外部ＣＰＵ５０の制御に直接利用されるようにしてもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１実施形態を示すブロック図である。 図１の半導体装置におけるリセット時の動作を示すタイミング図である。 本発明の第２実施形態を示すブロック図である。 本発明の第３実施形態を示すブロック図である。 本発明の第４実施形態を示すブロック図である。 従来の半導体装置（第１従来例）を示す説明図である。 従来の半導体装置（第２従来例）を示す説明図である。

符号の説明

１０、２０、３０、４０‥半導体装置；１４−１〜１４−ｎ、２４−１〜２４−ｎ‥制御パラメータ決定回路；１６‥外部インタフェース回路；１８、２８‥ＣＰＵ；３２‥初期状態決定回路；５０‥外部ＣＰＵ；／ＲＳＴ‥リセット信号；Ｃ１〜Ｃｎ‥制御パラメータ信号；Ｄ１〜Ｄｎ‥書き込みデータ信号；Ｅ１〜Ｅｍ、Ｅ１〜Ｅｎ‥外部入力信号；ＩＡ、ＩＢ‥インバータ；ＩＳ１〜ＩＳｎ‥初期状態選択信号；ＰＡ１〜ＰＡｍ、ＰＡ１〜ＰＡｎ、ＰＢ‥外部端子、Ｒ‥レジスタ；ＳＡ、ＳＢ‥セレクタ；Ｗ１〜Ｗｎ‥書き込み要求信号

Claims (6)

1. 外部端子と、
   半導体装置のリセットに伴って初期化されるレジスタと、前記外部端子を介して供給される外部入力信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
   前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
   前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定され、
   前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記制御パラメータ信号のレベル値および前記外部入力信号のレベル値に応じて前記書き込みデータ信号のレベル値を設定することを特徴とする半導体装置。
2. 外部端子と、
   半導体装置のリセットに伴って初期化されるレジスタと、前記外部端子を介して供給される外部入力信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
   前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
   前記制御パラメータ決定回路は、前記外部入力信号のレベル値に応じて書き込みデータ信号または前記書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する入力セレクタを備え、
   前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して前記入力セレクタの出力信号のレベル値に設定され、
   前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記書き込みデータ信号のレベル値を前記制御パラメータ信号と反対のレベル値に設定することを特徴とする半導体装置。
3. 複数の外部端子と、
   前記複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する初期状態決定回路と、
   半導体装置のリセットに伴って初期化されるレジスタと、前記初期状態選択信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
   前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
   前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定され、
   前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記制御パラメータ信号のレベル値および前記初期状態選択信号のレベル値に応じて前記書き込みデータ信号のレベル値を設定することを特徴とする半導体装置。
4. 複数の外部端子と、
   前記複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する初期状態決定回路と、
   半導体装置のリセットに伴って初期化されるレジスタと、前記初期状態選択信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
   前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
   前記制御パラメータ決定回路は、前記初期状態選択信号のレベル値に応じて書き込みデータ信号または前記書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する入力セレクタを備え、
   前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して前記入力セレクタの出力信号のレベル値に設定され、
   前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記書き込みデータ信号のレベル値を前記制御パラメータ信号と反対のレベル値に設定することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれかに記載の半導体装置において、
   外部装置を制御する外部インタフェース回路を備え、
   前記制御パラメータ信号は、前記外部インタフェース回路の制御に用いられることを特徴とする半導体装置。
6. 請求項１乃至請求項４のいずれかに記載の半導体装置において、
   前記制御パラメータ信号は、外部装置の制御に用いられることを特徴とする半導体装置。

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