JP4790540B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、外部端子を介して外部装置に対応する内部状態に設定される半導体装置に関する。
複数種の外部装置を接続可能な半導体装置においては、外部装置を制御するための内部回路(外部インタフェース回路)を外部装置に対応する動作モードに設定するために、セレクタにより外部入力信号のレベル値に対応して複数の制御パラメータ信号の中から所望の制御パラメータ信号を選択して内部回路に伝達する方式や、CPUにより外部入力信号のレベル値に対応するデータ信号を制御パラメータ設定用のレジスタに書き込むことで所望の制御パラメータ信号を内部回路に伝達する方式などが採用されている。
図6は、従来の半導体装置(第1従来例)を示している。図6(a)は、第1従来例の半導体装置の構成を示している。第1従来例の半導体装置100では、セレクタ102は、複数の外部端子PAを介して供給される複数の外部入力信号Eのレベル値に応じて制御パラメータ信号CO1〜COiのいずれかを選択して制御パラメータ信号Cとして出力する。制御パラメータ信号CO1〜COiのレベル値は、例えば、リセット信号/RST(図示せず)の活性化に応答して、各々に対して予め決められたレベル値に設定される。なお、リセット信号/RSTは、半導体装置100のリセット時に活性化される信号である。内部回路104は、セレクタ102から供給される制御パラメータ信号Cのレベル値に応じて外部端子PBを介した外部制御信号CTLの出力動作を実施する。例えば、内部回路104は、制御パラメータ信号Cのレベル値が“0”である場合に外部制御信号CTLを正極性信号として扱い、制御パラメータ信号Cのレベル値が“1”である場合に外部制御信号CTLを負極性信号として扱う。
図6(b)は、図6(a)の半導体装置におけるリセット時の動作を示している。ここで、制御パラメータ信号CO1のレベル値は、リセット信号/RSTの活性化に応答して“1”に設定されるものとする。また、半導体装置100に外付けされる外部装置は、外部制御信号CTLを負極性信号として扱う種別のものであるとする。これに対応して、外部入力信号Eのレベル値は、セレクタ102により制御パラメータ信号CO1が選択されるレベル値に設定されているものとする。このような場合、リセット信号/RSTのレベル値が“1”から“0”に変化すると(リセット信号/RSTが活性化されると)、制御パラメータ信号CO1のレベル値が“1”に初期化され、セレクタ102により制御パラメータ信号CO1が選択されているため、制御パラメータ信号Cのレベル値が“1”に初期化される。このため、半導体装置100のリセット直後から、内部回路104は外部制御信号CTLを負極性信号として扱い、外部制御信号CTLのレベル値が“1”に設定される。
図7は、従来の半導体装置(第2従来例)を示している。図7(a)は、第2従来例の半導体装置の構成を示している。第2従来例の半導体装置200では、CPU202は、半導体装置200のリセット後に、複数の外部端子PAを介して供給される複数の外部入力信号Eのレベル値に対応するデータ信号Dをレジスタ204に書き込む。レジスタ204は、内部回路206に供給される制御パラメータ信号Cをレジスタ値と同一のレベル値に常時設定する。レジスタ204のレジスタ値は、リセット信号/RSTの活性化に応答して所定値(例えば、“0”)に初期化される。なお、リセット信号/RSTは、半導体装置200のリセット時に活性化される信号である。内部回路206は、レジスタ204から供給される制御パラメータ信号Cのレベル値に応じて外部端子PBを介した外部制御信号CTLの出力動作を実施する。例えば、図6(a)の内部回路104と同様に、内部回路206は、制御パラメータ信号Cのレベル値が“0”である場合に外部制御信号CTLを正極性信号として扱い、制御パラメータ信号Cのレベル値が“1”である場合に外部制御信号CTLを負極性信号として扱う。
図7(b)は、図7(a)の半導体装置におけるリセット時の動作を示している。ここで、半導体装置200に外付けされる外部装置は、外部制御信号CTLを負極性信号として扱う種別のものであるとする。これに対応して、外部入力信号Eのレベル値は、CPU202によりデータ信号D(“1”)がレジスタ204に書き込まれるレベル値に設定されているものとする。このような場合、リセット信号/RSTのレベル値が“1”から“0”に変化すると(リセット信号/RSTが活性化されると)、レジスタ204のレジスタ値が“0”に初期化されるため、制御パラメータ信号Cのレベル値が“0”に初期化される。このため、半導体装置200のリセット直後において、内部回路206は外部制御信号CTLを正極性信号として扱い、外部制御信号CTLのレベル値が“0”に設定される。この後、CPU202によりデータ信号D(“1”)がレジスタ204に書き込まれると、制御パラメータ信号Cのレベル値が“0”から“1”に変更される。このため、CPU202によりデータ信号D(“1”)がレジスタ204に書き込まれた時点から、内部回路206は外部制御信号CTLを負極性信号として扱い、外部制御信号CTLのレベル値が“1”に設定される。
また、特許文献1には、マイクロコンピュータにおいて、1個の動作モード設定用外部端子を介して複数の動作モードを設定可能にすることで、汎用外部端子の数を抑制することなく外部端子の有効活用を実現する技術が開示されている。具体的には、マイクロコンピュータのリセット時に、リセット用外部端子から入力される信号に応答して汎用外部端子から入力される信号がラッチされ、ラッチされた信号と動作モード設定用外部端子から入力される信号とがデコードされて複数の動作モード設定信号の中からデコード結果に対応する動作モード設定信号が選択される。特許文献2には、ワンチップマイクロコンピュータにおいて、ユーザにより指定されたモードと外部から設定されるモードとを1個の外部端子を介して切り換え可能にすることで、外部回路の簡略化およびユーザ使用の容易化を実現する技術が開示されている。
特開平7−6154号公報 特開昭60−31641号公報
図6に示した第1従来例では、半導体装置100のリセット直後から制御パラメータ信号Cのレベル値に外部入力信号Eのレベル値が反映されて内部回路104が所望の動作(外部制御信号CTLを負極性信号として扱う)を実施するが、半導体装置100のリセット後に制御パラメータ信号Cのレベル値を変更できずに融通が利かないという欠点がある。
一方、図7に示した第2従来例では、半導体装置200のリセット後に、CPU202によるレジスタ204へのデータ信号Dの書き込みにより、制御パラメータ信号Cのレベル値を変更可能である。しかしながら、半導体装置200のリセット直後から制御パラメータ信号Cのレベル値に外部入力信号Eのレベル値が反映されないため、半導体装置200のリセット直後からCPU202によりデータ信号Dがレジスタ204に書き込まれるまでの期間において、内部回路206が不所望の動作(外部制御信号CTLを正極性信号として扱う)を実施するという欠点がある。
本発明は、このような問題点に鑑みてなされたものであり、半導体装置のリセット直後における不所望の動作を防止するとともに、半導体装置のリセット後における外部装置の制御に関する設定情報の変更を可能にすることを目的とする。
本発明の一態様では、半導体装置は、外部端子と、半導体装置のリセットに伴って初期化されるレジスタと、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新するレジスタ更新回路とを備える。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および外部入力信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。
本発明に関連する第1技術では、半導体装置は、外部端子、制御パラメータ決定回路およびレジスタ更新回路を備えて構成される。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。例えば、半導体装置は、外部装置を制御する外部インタフェース回路を更に備えて構成され、制御パラメータ信号は、外部インタフェース回路の制御に用いられる。あるいは、制御パラメータ信号は、外部装置の制御に用いられる。
好ましくは、レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および外部入力信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。あるいは、制御パラメータ決定回路は、入力セレクタを更に備えて構成される。入力セレクタは、外部入力信号のレベル値に応じて書き込みデータ信号または書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して入力セレクタの出力信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、書き込みデータ信号のレベル値を制御パラメータ信号と反対のレベル値に設定する。
以上のような第1技術では、外部端子を介して半導体装置のリセット直後における制御パラメータ信号のレベル値を設定することができる。従って、外部装置の種別に合わせて外部入力信号のレベル値を固定することで、半導体装置のリセット直後における不所望の動作を確実に防止できる。また、半導体装置のリセット後に、レジスタ更新回路による制御パラメータ決定回路におけるレジスタのレジスタ値の更新により、制御パラメータ信号のレベル値を変更することもできる。
本発明に関連する第2技術では、半導体装置は、複数の外部端子、初期状態決定回路、制御パラメータ決定回路およびレジスタ更新回路を備えて構成される。初期状態決定回路は、複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、初期状態選択信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。例えば、半導体装置は、外部装置を制御する外部インタフェース回路を更に備えて構成され、制御パラメータ信号は、外部インタフェース回路の制御に用いられる。あるいは、制御パラメータ信号は、外部装置の制御に用いられる。
好ましくは、レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、制御パラメータ信号のレベル値および初期状態選択信号のレベル値に応じて書き込みデータ信号のレベル値を設定する。あるいは、制御パラメータ決定回路は、入力セレクタを更に備えて構成される。入力セレクタは、初期状態選択信号のレベル値に応じて書き込みデータ信号または書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する。レジスタのレジスタ値は、書き込み要求信号の活性化に応答して入力セレクタの出力信号のレベル値に設定される。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、書き込み要求信号を活性化させるとともに、書き込みデータ信号のレベル値を制御パラメータ信号と反対のレベル値に設定する。以上のような第2技術でも、前述した第1技術と同様の効果が得られる。
本発明によれば、半導体装置のリセット直後における不所望の動作を防止できるとともに、半導体装置のリセット後に外部装置の制御に関する設定情報を変更できる。
以下、本発明の実施形態について図面を用いて説明する。図1は、本発明の第1実施形態を示している。第1実施形態の半導体装置10は、外部端子PA1〜PAn、PB、制御パラメータ決定回路14−1〜14−n、外部インタフェース回路(外部IF回路)16およびCPU18を備えて構成されている。
制御パラメータ決定回路14−k(k=1、2、・・・、n)は、レジスタR、インバータIAおよびセレクタSAを備えて構成されている。制御パラメータ決定回路14−kにおいて、レジスタRは、制御パラメータ信号Ckのレベル値を変更するために設けられ、フリップフロップなどを用いて構成されている。レジスタRのレジスタ値は、CPU18から供給される書き込み要求信号Wkの活性化に応答して、CPU18から供給される書き込みデータ信号Dkのレベル値に設定される。また、レジスタRのレジスタ値は、リセット信号/RSTの活性化に応答して所定値(例えば、“0”)に初期化される。レジスタRの出力信号ROは、レジスタRのレジスタ値と同一のレベル値に常時設定される。なお、リセット信号/RSTは、リセット用外部端子(図示せず)などから供給され、半導体装置10のリセット時に活性化される。
インバータIAは、レジスタRの出力信号ROを反転させて出力する。セレクタSAは、外部端子PAkを介して供給される外部入力信号Ekのレベル値が“1”である場合にインバータIAの出力信号(レジスタRの出力信号ROと反対のレベル値に設定される信号)を選択して制御パラメータ信号Ckとして出力し、外部入力信号Ekのレベル値が“0”である場合にレジスタRの出力信号ROを選択して制御パラメータ信号Ckとして出力する。
外部インタフェース回路16は、制御パラメータ決定回路14−1〜14−nから供給される制御パラメータ信号C1〜Cnのレベル値に従って、外部端子PBを介した外部CPU50の制御(外部CPU50との間でのインタフェース信号の授受)を実施する。半導体装置10(外部インタフェース回路16)と外部CPU50との間で授受されるインタフェース信号は、チップセレクト信号、リードストローブ信号、ライトストローブ信号、アドレス信号、割り込み信号、レディ信号およびデータ信号などの周知の信号で構成されている。
例えば、制御パラメータ信号C1は、半導体装置10(外部インタフェース回路16)から外部CPU50に供給されるレディ信号RDYの極性を指定するための制御パラメータ信号である。なお、レディ信号RDYは、外部CPU50に外部端子PBを介して供給されるインタフェース信号の1つである。外部インタフェース回路16は、制御パラメータ信号C1のレベル値が“0”である場合、レディ信号RDYの出力動作を正極性モードで実施する(レディ信号RDYを正極性信号として扱う)。一方、外部インタフェース回路16は、制御パラメータ信号C1のレベル値が“1”である場合、レディ信号RDYの出力動作を負極性モードで実施する(レディ信号RDYを負極性信号として扱う)。
また、制御パラメータ信号C2は、レディ信号RDYの出力状態を指定するための制御パラメータ信号である。外部インタフェース回路16は、制御パラメータ信号C2のレベル値が“0”である場合、レディ信号RDYの出力動作を常時出力モードで実施する(レディ信号RDYを常時出力する)。一方、外部インタフェース回路16は、制御パラメータ信号C2のレベル値が“1”である場合、レディ信号RDYの出力動作をHiZ切り替えモードで実施する(レディ信号RDYを必要に応じてHiZ状態にする)。
CPU18は、制御パラメータ信号Ckのレベル値を変更する必要がある場合、書き込み要求信号Wiを活性化させるとともに、外部入力信号Ekのレベル値および制御パラメータ信号Ckのレベル値に基づいて書き込みデータ信号Dkのレベル値を設定する。具体的には、CPU18は、制御パラメータ信号Ckのレベル値を“0”から“1”に変更する必要がある場合、外部入力信号Ekのレベル値が“0”であれば書き込みデータ信号Dkのレベル値を“1”に設定し、外部入力信号Ekのレベル値が“1”であれば書き込みデータ信号Dkのレベル値を“0”に設定する。また、CPU18は、制御パラメータ信号Ckのレベル値を“1”から“0”に変更する必要がある場合、外部入力信号Ekのレベル値が“0”であれば書き込みデータ信号Dkのレベル値を“0”に設定し、外部入力信号Ekのレベル値が“1”であれば書き込みデータ信号Dkを“1”に設定する。
例えば、制御パラメータ決定回路14−kにおけるレジスタRのレジスタ値が“0”であり、且つ外部入力信号Ekのレベル値が“1”である状態で、制御パラメータ信号Ckのレベル値を“1”から“0”に変更する必要がある場合、CPU18により、書き込み要求信号Wkが活性化されるとともに、書き込みデータ信号Dkのレベル値が“1”に設定されると、制御パラメータ決定回路14−kにおけるレジスタRのレジスタ値が書き込み要求信号Wkの活性化に応答して“0”から“1”に変更される。これにより、制御パラメータ決定回路14−kにおいて、レジスタRの出力信号ROのレベル値が“0”から“1”に変更され、その結果、インバータIAの出力信号のレベル値が“1”から“0”に変更される。このとき、制御パラメータ決定回路14−kにおいて、セレクタSAによりインバータIAの出力信号が選択されているため、制御パラメータ信号Ckのレベル値が“1”から“0”に変更される。
図2は、図1の半導体装置におけるリセット時の動作を示している。ここで、外部CPU50は、レディ信号RDYを負極性信号として扱う種別のものであるとする。これに対応して、半導体装置10のリセット直後から制御パラメータ信号C1のレベル値を“1”に設定するために、外部入力信号E1のレベル値は“1”に設定されているものとする。
このような場合、リセット信号/RSTのレベル値が“1”から“0”に変化すると(リセット信号/RSTが活性化されると)、制御パラメータ決定回路14−1において、レジスタRの出力信号ROのレベル値が“0”に初期化されるが、セレクタSAによりインバータIAの出力信号が選択されているため、制御パラメータ信号C1のレベル値が“1”に初期化される。このため、外部インタフェース回路16は、半導体装置10のリセット直後からレディ信号RDYの出力動作を負極性モードで実施する。従って、半導体装置10のリセット直後からレディ信号RDYのレベル値が“1”に設定される。
以上のような第1実施形態では、外部端子PA1〜PAnを介して半導体装置10のリセット直後における制御パラメータ信号C1〜Cnのレベル値を設定することができる。従って、外部CPU50の種別(インタフェース仕様など)に合わせて外部入力信号E1〜Enのレベル値を固定することで、半導体装置10のリセット直後における不所望の動作を確実に防止できる。また、半導体装置10のリセット後に、CPU18による制御パラメータ決定回路14−1〜14−nにおけるレジスタRのレジスタ値の更新により、制御パラメータ信号C1〜Cnのレベル値を変更することもできる。
図3は、本発明の第2実施形態を示している。以下、第2実施形態(図3)について説明するが、第1実施形態(図1)で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第2実施形態の半導体装置20は、第1実施形態の半導体装置10について制御パラメータ決定回路14−1〜14−nおよびCPU18を制御パラメータ決定回路24−1〜24−nおよびCPU28に置き換えて構成されている。
制御パラメータ決定回路24−k(k=1、2、・・・、n)は、制御パラメータ決定回路14−kにインバータIBおよびセレクタSBを加えて構成されている。制御パラメータ決定回路24−kにおいて、インバータIBは、CPU28から供給される書き込みデータ信号Dkを反転させて出力する。セレクタSBは、外部端子PAkを介して供給される外部入力信号Ekが“1”である場合にインバータIBの出力信号(書き込みデータ信号Dkと反対のレベル値に設定される信号)を選択して出力し、外部入力信号Ekのレベル値が“0”である場合に書き込みデータ信号Dkを選択して出力する。レジスタRのレジスタ値は、CPU28から供給される書き込み要求信号Wkの活性化に応答してセレクタSBの出力信号のレベル値に設定される。
CPU28は、制御パラメータ信号Ckのレベル値を変更する必要がある場合、書き込み要求信号Wkを活性化させるとともに、書き込みデータ信号Dkのレベル値を制御パラメータ信号Ckと反対のレベル値に設定する。例えば、制御パラメータ決定回路24−kにおけるレジスタRのレジスタ値が“0”であり、且つ外部入力信号Ekのレベル値が“1”である状態で、制御パラメータ信号Ckのレベル値を“1”から“0”に変更する必要がある場合、CPU28は、書き込み要求信号Wkを活性化させるとともに、書き込みデータ信号Dkのレベル値を“0”に設定する。このとき、制御パラメータ決定回路24−kにおいて、セレクタSBによりインバータIBの出力信号が選択されているため、レジスタRのレジスタ値が書き込み要求信号Wkの活性化に応答して“0”から“1”に変更される。これにより、制御パラメータ決定回路24−kにおいて、レジスタRの出力信号ROのレベル値が“0”から“1”に変更され、その結果、インバータIAの出力信号のレベル値が“1”から“0”に変更される。このとき、制御パラメータ決定回路24−kにおいて、セレクタSAによりインバータIAの出力信号が選択されているため、制御パラメータ信号Ckのレベル値が“1”から“0”に変更される。
以上のような第2実施形態でも、第1実施形態と同様の効果が得られる。また、第2実施形態では、制御パラメータ決定回路24−kにインバータIBおよびセレクタSBを設けることで、制御パラメータ信号Ckのレベル値を変更する際に、外部入力信号Ekのレベル値をCPU28に認識させる必要がなくなり、CPU28による書き込みデータ信号Dkのレベル値の設定動作を簡略化できる。
図4は、本発明の第3実施形態を示している。以下、第3実施形態(図4)について説明するが、第1実施形態(図1)で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第3実施形態の半導体装置30は、外部端子PAの数がm個である点、初期状態決定回路32が設けられている点、制御パラメータ決定回路14−k(k=1、2、・・・、n)におけるセレクタSAが初期状態選択信号ISkを受けている点を除いて、第1実施形態の半導体装置10と同一である。
初期状態決定回路32は、外部端子PA1〜PAmを介して供給される外部入力信号E1〜Emのレベル値に基づいて半導体装置30に外付けされる外部CPU50の種別を判定し、判定結果に対応して初期状態選択信号IS1〜ISnのレベル値を決定する。例えば、初期状態決定回路32は、外部CPU50がレディ信号RDYを負極性信号として扱う種別のものであると判定した場合、初期状態選択信号IS1のレベル値を“1”に設定する。これにより、第1実施形態と同様に、半導体装置30のリセット直後から、レディ信号RDYの極性を指定するための制御パラメータ信号C1のレベル値が“1”に設定され、その結果、レディ信号RDYのレベル値が“1”に設定される。
以上のような第3実施形態でも、第1実施形態と同様の効果が得られる。また、第3実施形態では、初期状態決定回路32を設けることで、制御パラメータ信号Cの数(n個)が外部CPU50の種別を識別するために必要な外部端子PAの数(m個)より大きい場合、制御パラメータ信号Cの各々について外部端子PAが設けられる第1実施形態に比べて、外部端子PAの数を削減できる。
図5は、本発明の第4実施形態を示している。以下、第4実施形態(図5)について説明するが、第1、第2および第3実施形態(図1、図3および図4)で説明した要素と同一の要素については、第1、第2および第3実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第4実施形態の半導体装置40は、外部端子PAの数がm個である点、初期状態決定回路32が設けられている点、制御パラメータ決定回路24−k(k=1、2、・・・、n)におけるセレクタSA、SBが初期状態選択信号ISkを受けている点を除いて、第2実施形態の半導体装置20と同一である。以上のような第4実施形態でも、第1、第2および第3実施形態と同様の効果が得られる。
なお、第1〜第4実施形態では、制御パラメータ信号C1〜Cnが外部インタフェース回路16の制御に利用される例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、制御パラメータ信号C1〜Cnの少なくとも1つが外部CPU50の制御に直接利用されるようにしてもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の第1実施形態を示すブロック図である。 図1の半導体装置におけるリセット時の動作を示すタイミング図である。 本発明の第2実施形態を示すブロック図である。 本発明の第3実施形態を示すブロック図である。 本発明の第4実施形態を示すブロック図である。 従来の半導体装置(第1従来例)を示す説明図である。 従来の半導体装置(第2従来例)を示す説明図である。
符号の説明
10、20、30、40‥半導体装置;14−1〜14−n、24−1〜24−n‥制御パラメータ決定回路;16‥外部インタフェース回路;18、28‥CPU;32‥初期状態決定回路;50‥外部CPU;/RST‥リセット信号;C1〜Cn‥制御パラメータ信号;D1〜Dn‥書き込みデータ信号;E1〜Em、E1〜En‥外部入力信号;IA、IB‥インバータ;IS1〜ISn‥初期状態選択信号;PA1〜PAm、PA1〜PAn、PB‥外部端子、R‥レジスタ;SA、SB‥セレクタ;W1〜Wn‥書き込み要求信号

Claims (6)

  1. 外部端子と、
    半導体装置のリセットに伴って初期化されるレジスタと、前記外部端子を介して供給される外部入力信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
    前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え
    前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定され、
    前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記制御パラメータ信号のレベル値および前記外部入力信号のレベル値に応じて前記書き込みデータ信号のレベル値を設定することを特徴とする半導体装置。
  2. 外部端子と、
    半導体装置のリセットに伴って初期化されるレジスタと、前記外部端子を介して供給される外部入力信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
    前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
    前記制御パラメータ決定回路は、前記外部入力信号のレベル値に応じて書き込みデータ信号または前記書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する入力セレクタを備え、
    前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して前記入力セレクタの出力信号のレベル値に設定され、
    前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記書き込みデータ信号のレベル値を前記制御パラメータ信号と反対のレベル値に設定することを特徴とする半導体装置。
  3. 複数の外部端子と、
    前記複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する初期状態決定回路と、
    半導体装置のリセットに伴って初期化されるレジスタと、前記初期状態選択信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
    前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
    前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して書き込みデータ信号のレベル値に設定され、
    前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記制御パラメータ信号のレベル値および前記初期状態選択信号のレベル値に応じて前記書き込みデータ信号のレベル値を設定することを特徴とする半導体装置。
  4. 複数の外部端子と、
    前記複数の外部端子を介して供給される複数の外部入力信号のレベル値に応じて初期状態選択信号のレベル値を設定する初期状態決定回路と、
    半導体装置のリセットに伴って初期化されるレジスタと、前記初期状態選択信号のレベル値に応じて前記レジスタのレジスタ値と同一のレベル値に設定される信号または前記レジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する出力セレクタとを有する制御パラメータ決定回路と、
    前記制御パラメータ信号のレベル値を変更する必要がある場合、前記レジスタのレジスタ値を更新するレジスタ更新回路とを備え、
    前記制御パラメータ決定回路は、前記初期状態選択信号のレベル値に応じて書き込みデータ信号または前記書き込みデータ信号と反対のレベル値に設定される信号のいずれかを選択して出力する入力セレクタを備え、
    前記レジスタのレジスタ値は、書き込み要求信号の活性化に応答して前記入力セレクタの出力信号のレベル値に設定され、
    前記レジスタ更新回路は、前記制御パラメータ信号のレベル値を変更する必要がある場合、前記書き込み要求信号を活性化させるとともに、前記書き込みデータ信号のレベル値を前記制御パラメータ信号と反対のレベル値に設定することを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれかに記載の半導体装置において、
    外部装置を制御する外部インタフェース回路を備え、
    前記制御パラメータ信号は、前記外部インタフェース回路の制御に用いられることを特徴とする半導体装置。
  6. 請求項1乃至請求項4のいずれかに記載の半導体装置において、
    前記制御パラメータ信号は、外部装置の制御に用いられることを特徴とする半導体装置。
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Publication number Priority date Publication date Assignee Title
US7991932B1 (en) * 2007-04-13 2011-08-02 Hewlett-Packard Development Company, L.P. Firmware and/or a chipset determination of state of computer system to set chipset mode
CN106407533B (zh) * 2016-09-06 2019-11-29 京微齐力(北京)科技有限公司 一种寄存器的综合优化方法
CN109240474A (zh) * 2018-08-30 2019-01-18 成都锐成芯微科技股份有限公司 复位值可控的数字电路及其设计方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6031641A (ja) * 1983-08-02 1985-02-18 Nippon Denso Co Ltd ワンチツプマイクロコンピユ−タ
EP0177280B1 (en) * 1984-09-28 1991-05-29 Advanced Micro Devices, Inc. Dynamically controllable output logic circuit
JPH04256353A (ja) * 1991-02-08 1992-09-11 Nec Corp 半導体集積回路
JPH076154A (ja) * 1993-06-15 1995-01-10 Nec Kyushu Ltd 動作モード設定回路
US6073190A (en) * 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
JP2004221720A (ja) * 2003-01-10 2004-08-05 Matsushita Electric Ind Co Ltd オフセット補償機能付きd/a変換装置およびd/a変換装置のオフセット補償方法

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