CN109240474A - 复位值可控的数字电路及其设计方法 - Google Patents
复位值可控的数字电路及其设计方法 Download PDFInfo
- Publication number
- CN109240474A CN109240474A CN201810999315.XA CN201810999315A CN109240474A CN 109240474 A CN109240474 A CN 109240474A CN 201810999315 A CN201810999315 A CN 201810999315A CN 109240474 A CN109240474 A CN 109240474A
- Authority
- CN
- China
- Prior art keywords
- reset
- data selector
- register
- circuit
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
Abstract
本发明公开了一种复位值可控的数字电路及其设计方法，涉及集成电路技术领域。该数字电路包括复位电路和工作电路，复位电路包括寄存器、通过第一连接通道连接于寄存器的数据选择器，数据选择器连接于工作电路；数据选择器还通过第二连接通道连接于所述寄存器，第二连接通道上设有反相器，所述寄存器预存有复位信号，所述数据选择器连接于选择使能信号输入端，所述数据选择器根据所述选择使能信号选择通过所述第一连接通道或第二连接通道连接于所述寄存器，所述寄存器将复位信号通过所述数据选择器发送至工作电路，以对工作电路进行复位。本发明技术方案通过数据选择器的选择使能信号决定了复位信号的复位值，使得数字电路具有两种不同的复位值。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种复位值可控的数字电路及其设计方法。
背景技术
在现有的数字电路中都设计了复位信号，复位信号有效时对数字电路进行复位，使内部逻辑电路回到一个固定的初始状态，即赋予电路预先设定的初始值。复位信号可以用于上电复位，也可以用于系统重启的初始化。通常数字电路中都只有一个复位状态，而这个复位状态可以是低电平复位，也可以是高电平复位。
在数字电路的设计中，电路有两种工作模式，一种是正常模式，另外一种是调试模式。正常模式是指电路正常工作；调试模式是用于电路初期的功能调试。数字电路设计中，正常模式和调试模式是并存的，这样就使得一些引脚功能需要被复用。当数字电路需要进行复位时，根据当前电路所处的不同模式，需要使用不同的复位信号对电路进行复位操作。
发明内容
本发明的主要目的在于提供一种复位值可控的数字电路及其设计方法，旨在提供不同的复位值以对电路进行复位操作。
为实现上述目的，本发明提供一种复位值可控的数字电路，包括复位电路和工作电路，所述复位电路包括寄存器、通过第一连接通道连接于所述寄存器的数据选择器，所述数据选择器连接于工作电路；所述数据选择器还通过第二连接通道连接于所述寄存器，所述第二连接通道上设有反相器，所述寄存器预存有复位信号，所述数据选择器连接于选择使能信号输入端，所述数据选择器根据所述选择使能信号选择通过所述第一连接通道或第二连接通道连接于所述寄存器，所述寄存器将复位信号通过所述数据选择器发送至工作电路，以对工作电路进行复位。
优选地，所述工作电路包括正常模式和调试模式两种工作模式。
优选地，所述数据选择器为二选一数据选择器。
优选地，所述选择使能信号由数字电路外部输入至所述数据选择器。
本发明还提供一种复位值可控的数字电路设计方法，包括以下步骤：
将复位信号预存与所述寄存器中，定义所述寄存器以用作初始数据的缓存；
判断工作电路当前的工作模式；
根据当前工作模式的复位需求输入选择使能信号，数据选择器根据所述选择使能信号选择其与所述寄存器连接的连接通道；
输入复位信号对工作电路复位，寄存器将复位信号通过所述数据选择器发送至工作电路，以对工作电路进行复位。
优选地，所述工作电路包括正常模式和调试模式两种工作模式。
优选地，所述数据选择器为二选一数据选择器。
优选地，所述选择使能信号由数字电路外部输入至所述数据选择器。
本发明技术方案通过寄存器作为缓存器以存储复位值，再将数据选择器的两个输入端分别连接于寄存器以及通过反相器连接于寄存器，通过数据选择器根据不同的选择使能信号选择不同的输入值对数字电路进行复位处理。由于数据选择器的选择使能信号决定了复位信号的复位值，使得数字电路具有两种不同的复位值。且本发明的复位电路面积小、逻辑少，大大减少了成本。
附图说明
图1为本发明复位值可控的数字电路的电路原理示意图；
图2为本发明复位值可控的数字电路设计方法的流程示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
一种复位值可控的数字电路，如图1所示，包括复位电路和工作电路，所述复位电路包括寄存器DFF、通过第一连接通道连接于所述寄存器DFF的数据选择器MUX，所述数据选择器MUX连接于工作电路；所述数据选择器MUX还通过第二连接通道连接于所述寄存器DFF，所述第二连接通道上设有反相器P1，所述寄存器DFF预存有复位信号IN，所述数据选择器MUX连接于选择使能信号SEL输入端，所述数据选择器MUX根据所述选择使能信号SEL选择通过所述第一连接通道或第二连接通道连接于所述寄存器DFF，所述寄存器DFF将复位信号IN通过所述数据选择器MUX发送至工作电路，以对工作电路进行复位。
本发明技术方案通过寄存器DFF作为缓存器以存储复位值，再将数据选择器MUX的两个输入端分别连接于寄存器DFF以及通过反相器P1连接于寄存器DFF，通过数据选择器MUX根据不同的选择使能信号SEL选择不同的输入值对数字电路进行复位处理。由于数据选择器MUX的选择使能信号SEL选择复位值，使得数字电路具有两种不同的复位值。且本发明的复位电路面积小、逻辑少，大大减少了成本。
优选地，所述工作电路包括正常模式和调试模式两种工作模式。
优选地，所述数据选择器MUX为二选一数据选择器。
优选地，所述选择使能信号SEL由数字电路外部输入至所述数据选择器MUX。数据选择器MUX的选择使能信号SEL由外部控制输入，本身不能被复位。
在具体实施例中，如图1所述，当复位信号IN有效时，假设寄存器DFF的复位初始值为0；
数据选择器MUX的两个输入：IN1是寄存器DFF的输出信号（经第一连接通道发送），IN2是寄存器DFF输出信号经过反相器P1得到的信号（经第二连接通道发送）；
数据选择器MUX的选择使能信号SEL：当数字电路需要复位操作时，选择使能信号SEL为“1”，输出数据DATA_OUT的值等于IN1；选择使能信号SEL为“0”，输出数据DATA_OUT 的值等于IN2；
数据选择器MUX的选择使能信号SEL选择不同的复位值对工作电路进行复位，使得数字电路具有两种不同的复位值。以满足工作电路在两种工作模式下的两种复位值。
RST_N信号为系统复位信号，用于对寄存器DFF复位，可将寄存器DFF中存储的复位值和初始数据进行复位处理。但选择使能信号SEL不能被RST_N信号复位。
本发明还提供一种复位值可控的数字电路设计方法，如图2所示，包括以下步骤：
将复位信号IN预存与所述寄存器DFF中，定义所述寄存器DFF以用作初始数据的缓存；
判断工作电路当前的工作模式；
根据当前工作模式的复位需求输入选择使能信号SEL，数据选择器MUX根据所述选择使能信号SEL选择其与所述寄存器DFF连接的连接通道；
输入复位信号IN对工作电路复位，寄存器DFF将复位信号IN通过所述数据选择器MUX发送至工作电路，以对工作电路进行复位。
优选地，所述工作电路包括正常模式和调试模式两种工作模式。
优选地，所述数据选择器MUX为二选一数据选择器MUX。
优选地，所述选择使能信号SEL由数字电路外部输入至所述数据选择器MUX。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (8)
1.一种复位值可控的数字电路，包括复位电路和工作电路，其特征在于，所述复位电路包括寄存器、通过第一连接通道连接于所述寄存器的数据选择器，所述数据选择器连接于工作电路；所述数据选择器还通过第二连接通道连接于所述寄存器，所述第二连接通道上设有反相器，所述寄存器预存有复位信号，所述数据选择器连接于选择使能信号输入端，所述数据选择器根据所述选择使能信号选择通过所述第一连接通道或第二连接通道连接于所述寄存器，所述寄存器将复位信号通过所述数据选择器发送至工作电路，以对工作电路进行复位。
2.根据权利要求1所述的复位值可控的数字电路，其特征在于，所述工作电路包括正常模式和调试模式两种工作模式。
3.根据权利要求1所述的复位值可控的数字电路，其特征在于，所述数据选择器为二选一数据选择器。
4.根据权利要求3所述的复位值可控的数字电路，其特征在于，所述选择使能信号由数字电路外部输入至所述数据选择器。
5.一种复位值可控的数字电路设计方法，其特征在于，包括以下步骤：
将复位信号预存与所述寄存器中，定义所述寄存器以用作初始数据的缓存；
判断工作电路当前的工作模式；
根据当前工作模式的复位需求输入选择使能信号，数据选择器根据所述选择使能信号选择其与所述寄存器连接的连接通道；
输入复位信号对工作电路复位，寄存器将复位信号通过所述数据选择器发送至工作电路，以对工作电路进行复位。
6.根据权利要求5所述的复位值可控的数字电路设计方法，其特征在于，所述工作电路包括正常模式和调试模式两种工作模式。
7.根据权利要求5所述的复位值可控的数字电路设计方法，其特征在于，所述数据选择器为二选一数据选择器。
8.根据权利要求7所述的复位值可控的数字电路设计方法，其特征在于，所述选择使能信号由数字电路外部输入至所述数据选择器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810999315.XA CN109240474A (zh) | 2018-08-30 | 2018-08-30 | 复位值可控的数字电路及其设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810999315.XA CN109240474A (zh) | 2018-08-30 | 2018-08-30 | 复位值可控的数字电路及其设计方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109240474A true CN109240474A (zh) | 2019-01-18 |
Family
ID=65068704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810999315.XA Pending CN109240474A (zh) | 2018-08-30 | 2018-08-30 | 复位值可控的数字电路及其设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109240474A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111752360A (zh) * | 2019-03-28 | 2020-10-09 | 龙芯中科技术有限公司 | 一种复位信号产生电路、芯片及控制方法 |
| CN114327006A (zh) * | 2021-12-22 | 2022-04-12 | 山东产研鲲云人工智能研究院有限公司 | NoC复位电路、NoC芯片、控制方法、装置及介质 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101013339A (zh) * | 2007-02-07 | 2007-08-08 | 重庆重邮信科股份有限公司 | 一种复位值可控的数字电路设计方法 |
| CN101127030A (zh) * | 2006-08-18 | 2008-02-20 | 富士通株式会社 | 半导体器件 |
| CN102354291A (zh) * | 2011-06-10 | 2012-02-15 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法 |
| CN108156401A (zh) * | 2017-12-19 | 2018-06-12 | 重庆湃芯微电子有限公司 | 用于cmos图像传感器的低功耗紧凑型数字抽取滤波器 |
-
2018
- 2018-08-30 CN CN201810999315.XA patent/CN109240474A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127030A (zh) * | 2006-08-18 | 2008-02-20 | 富士通株式会社 | 半导体器件 |
| CN101013339A (zh) * | 2007-02-07 | 2007-08-08 | 重庆重邮信科股份有限公司 | 一种复位值可控的数字电路设计方法 |
| CN102354291A (zh) * | 2011-06-10 | 2012-02-15 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法 |
| CN108156401A (zh) * | 2017-12-19 | 2018-06-12 | 重庆湃芯微电子有限公司 | 用于cmos图像传感器的低功耗紧凑型数字抽取滤波器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111752360A (zh) * | 2019-03-28 | 2020-10-09 | 龙芯中科技术有限公司 | 一种复位信号产生电路、芯片及控制方法 |
| CN111752360B (zh) * | 2019-03-28 | 2022-05-06 | 龙芯中科技术股份有限公司 | 一种复位信号产生电路、芯片及控制方法 |
| CN114327006A (zh) * | 2021-12-22 | 2022-04-12 | 山东产研鲲云人工智能研究院有限公司 | NoC复位电路、NoC芯片、控制方法、装置及介质 |
| CN114327006B (zh) * | 2021-12-22 | 2024-03-15 | 山东产研鲲云人工智能研究院有限公司 | NoC复位电路、NoC芯片、控制方法、装置及介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113238143B (zh) | 一种dft测试装置、测试系统及dft测试方法 | |
| US20150200651A1 (en) | Master-slave flip-flop circuit and method of operating the master-slave flip-flop circuit | |
| US8117570B2 (en) | Integrated circuit design phase technique with virtual power switch | |
| US20220221513A1 (en) | Chip, chip testing method and electronic device | |
| CN100413073C (zh) | 用于避免多电源输入/输出的瞬态短路电流的集成电路 | |
| CN111078614B (zh) | 一种基于fpga的功能模块 | |
| CN109240474A (zh) | 复位值可控的数字电路及其设计方法 | |
| US6943605B2 (en) | Scan cell designs for a double-edge-triggered flip-flop | |
| US20170373692A1 (en) | Circuit for and method of implementing a scan chain in programmable resources of an integrated circuit | |
| CN105823978B (zh) | 一种通用的芯片测试时钟电路及其测试方法 | |
| CN114113989A (zh) | 一种dft测试装置、测试系统以及测试方法 | |
| US7872490B2 (en) | Semiconductor integrated circuit and method for testing the same | |
| CN111624478B (zh) | 一种时钟信号控制电路及设备 | |
| US8407542B2 (en) | Implementing switching factor reduction in LBIST | |
| US6879185B2 (en) | Low power clock distribution scheme | |
| CN111104279B (zh) | Sas连接器导通检测系统及其方法 | |
| US9007943B2 (en) | Methods and structure for reduced layout congestion in a serial attached SCSI expander | |
| CN103095278B (zh) | 集成电路与其控制方法 | |
| CN109729235B (zh) | 一种视频处理器中的时钟备份电路及视频处理器 | |
| US20090152591A1 (en) | Design Structure for an On-Demand Power Supply Current Modification System for an Integrated Circuit | |
| CN103441791B (zh) | 一种星载数据传输发射装置及其输入信号的选择方法 | |
| KR101887757B1 (ko) | 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법 | |
| CN100498648C (zh) | 一种复位值可控的数字电路设计方法 | |
| CN109753394B (zh) | 一种实时调试固件配置信息的电路及方法 | |
| US20110006808A1 (en) | Methods, circuits, systems and arrangements for undriven or driven pins |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190118 |