JPS6020835B2 - メモリ素子 - Google Patents
メモリ素子Info
- Publication number
- JPS6020835B2 JPS6020835B2 JP52070073A JP7007377A JPS6020835B2 JP S6020835 B2 JPS6020835 B2 JP S6020835B2 JP 52070073 A JP52070073 A JP 52070073A JP 7007377 A JP7007377 A JP 7007377A JP S6020835 B2 JPS6020835 B2 JP S6020835B2
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- JP
- Japan
- Prior art keywords
- bit
- memory
- word
- words
- configuration
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ素子のワード×ビットの容量構成に関
するものである。
するものである。
従来メモリ装置を構成する手順として、下記１〜３の手
順を踏んでいた。
順を踏んでいた。
１ メモリ装置の容量、ワード×ビット構成及び電気的
性能が決定される。
性能が決定される。
２ 装置として必要とされる容量、ワード×ビット構成
及び電気的性能を実現するために必要とされるメモリカ
ード（プリント基板上にメモリ素子が何個か実装されて
いるもの）の枚数及びカード単体としての容量、ワード
×ビット構成及び電気的性能を決定する。
及び電気的性能を実現するために必要とされるメモリカ
ード（プリント基板上にメモリ素子が何個か実装されて
いるもの）の枚数及びカード単体としての容量、ワード
×ビット構成及び電気的性能を決定する。
３ 必要とされるメモリカードの容量、ワード×ビット
構成及び電気的性能を実現するためにメモリ素子を選定
する。
構成及び電気的性能を実現するためにメモリ素子を選定
する。
上記手順にてメモリ装置に使われるメモリ素子を決定す
るのであるが、決定するまでに上記手順が前後するのは
勿論のこと、必要とされるメモリ素子（容量、ワード×
ビット構成、電気的性能）が決定したにもかかわらず、
その要求に合致するワード×ビット構成でなかったりす
る事がある。
るのであるが、決定するまでに上記手順が前後するのは
勿論のこと、必要とされるメモリ素子（容量、ワード×
ビット構成、電気的性能）が決定したにもかかわらず、
その要求に合致するワード×ビット構成でなかったりす
る事がある。
その１つの例としてワード方向の中、即ちワード数が少
なくビット方向の中、即ちビット中の大きいメモリ素子
を必要とする場合がある。その場合、必要とされるワー
ド数だけ使用し、残りは余らせておくような使い方をす
るのでメモリ素子の使い方として効率が悪いという欠点
があった。本発明は、上記欠点を解消するためになされ
たもので、メモリ素子内にワード×ビット容量構成切替
回路を付加することにより同一メモリ素子にもかかわら
ず、予め定められた３つ以上のワード×ビット容量構成
の組合せを実現するものである。これによりメモリ素子
の不必要な種類削減、即ちメモリ素子の標準化及びメモ
リ装置に必要とされるワード×ビット容量構成に際し、
メモリ素子の適切かつ、効率の良いワード×ビット構成
の組合せが可能になる。従って、同一メモリ素子が多方
面のメモリ装置に使用され得る機会が多くなり経済的効
果が大である。次に図面を用いて本発明を詳細に説明す
る。
なくビット方向の中、即ちビット中の大きいメモリ素子
を必要とする場合がある。その場合、必要とされるワー
ド数だけ使用し、残りは余らせておくような使い方をす
るのでメモリ素子の使い方として効率が悪いという欠点
があった。本発明は、上記欠点を解消するためになされ
たもので、メモリ素子内にワード×ビット容量構成切替
回路を付加することにより同一メモリ素子にもかかわら
ず、予め定められた３つ以上のワード×ビット容量構成
の組合せを実現するものである。これによりメモリ素子
の不必要な種類削減、即ちメモリ素子の標準化及びメモ
リ装置に必要とされるワード×ビット容量構成に際し、
メモリ素子の適切かつ、効率の良いワード×ビット構成
の組合せが可能になる。従って、同一メモリ素子が多方
面のメモリ装置に使用され得る機会が多くなり経済的効
果が大である。次に図面を用いて本発明を詳細に説明す
る。
第１図に本発明を構成するための基本回路をブロック図
で示す。従来のメモリ素子の構成法と異る部分は、ワー
ド×ビット容量構成切換回路７，７′が付加された事で
ある。第１図で１〜６は従来の構成法と同じである。第
１図において、１の列選択回路と２の行選択回路は４の
メモリアレイ中のアドレスを指定する。
で示す。従来のメモリ素子の構成法と異る部分は、ワー
ド×ビット容量構成切換回路７，７′が付加された事で
ある。第１図で１〜６は従来の構成法と同じである。第
１図において、１の列選択回路と２の行選択回路は４の
メモリアレイ中のアドレスを指定する。
同時に３〜６の回路を動作させることによりメモリ素子
のリード或いはライト動作を行なわせることができる。
なお、３は入力データ制御回路、５はメモリチップ制御
回路、６は出力データ制御回路、へ〜はアドレス入力端
子、Ｄ，〜はデータ入力端子、０，〜はデータ出力端子
、Ｃ，〜はコントロール端子、ＣＳはチップセレクト端
子、ＷＥはライトイネーブル端子、ＯＥは出力ィネーブ
ル端子、８はメモリ素子（またはチップ）である。
のリード或いはライト動作を行なわせることができる。
なお、３は入力データ制御回路、５はメモリチップ制御
回路、６は出力データ制御回路、へ〜はアドレス入力端
子、Ｄ，〜はデータ入力端子、０，〜はデータ出力端子
、Ｃ，〜はコントロール端子、ＣＳはチップセレクト端
子、ＷＥはライトイネーブル端子、ＯＥは出力ィネーブ
ル端子、８はメモリ素子（またはチップ）である。
上記の動作は従来のメモリ素子と同一であるが、本発明
によるメモリ素子は素子内部にワード×ビット容量構成
切換回路７，７′を有しているので、予め定められた３
つ以上のワード×ビット構成をとることが可能である。
によるメモリ素子は素子内部にワード×ビット容量構成
切換回路７，７′を有しているので、予め定められた３
つ以上のワード×ビット構成をとることが可能である。
更に具体的な実施例を第２図により説明する。第２図は
メモリ素子の全容量が１０２４ビットであるにもかかわ
らず、２５６ワード×４ビット（一般的に２ｍワード×
２ｎビット）、５１２ワード×２ビット（２ｍ＋１ワー
ド×２ｎ−１ビット）、１０２４ワード×１ビット（２
ｍ＋ｎワード×１ビット）の３通りの使い方が可能であ
ることを示している。第２図に付した番号および記号は
第１図に付した番号および記号と同じである。第２図（
ｍ＝８，ｎ＝２の場合）においてメモリアレイ４は２５
６ワード（２ｍワード）×１ビット容量のメモリブロッ
ク１，２，３，４で構成されている。
メモリ素子の全容量が１０２４ビットであるにもかかわ
らず、２５６ワード×４ビット（一般的に２ｍワード×
２ｎビット）、５１２ワード×２ビット（２ｍ＋１ワー
ド×２ｎ−１ビット）、１０２４ワード×１ビット（２
ｍ＋ｎワード×１ビット）の３通りの使い方が可能であ
ることを示している。第２図に付した番号および記号は
第１図に付した番号および記号と同じである。第２図（
ｍ＝８，ｎ＝２の場合）においてメモリアレイ４は２５
６ワード（２ｍワード）×１ビット容量のメモリブロッ
ク１，２，３，４で構成されている。
列選択回路１（通常のメモリ素子で一般的に使われてい
るデコード回路であり、第２図においてへ〜Ａ４の５ビ
ットでメモリアレイ部の３２ラインを選択するもの）と
行選択回路２（通常のメモリ素子で一般的に使われてい
るデコード回路であり、第２図においてん〜んの３ビッ
トでメモリアレイ部の８ラインを選択する。即ち、Ａｏ
〜んの８ビットで２５６ビットのうちの１つを選択する
。更にＣ，，Ｃ２．Ｃ３の３ビットでメモリアレイ部の
どのブロックを選択するかを決める。具体的には、Ｃ，
，Ｃ２の２ビットでメモリアレイ部の１，２，３，４ブ
ロックの１つを選択する。Ｃ３の１ビットで２ブロック
を同時に選択する。又、Ｃ．，Ｃ２，Ｃ３の３ビットで
４ブロックを同時に選択する。該選択方法はワード／ビ
ット容量構成切襖回路７，７′と同様な動作である。）
にアドレス信号ん〜Ａ７（ｍ個）を与え、２ｍ番地のう
ちの１つを指定するのであるが、行選択回路２は（ｎ＋
１）個のコントロール信号Ｃ，〜Ｃ３により、予め定め
られたワード×ビット容量構成に従い、メモリアレィ４
のどのブロックを指定するのかという機能も同時に有し
ている。入力データ制御回路３は４ビットの入力データ
○，〜Ｄ４を各々独立に制御し、かつ前記Ｄ，〜Ｄ４と
メモリアレイ４のメモリブロック１〜４に１対１の対応
をしている。メモリチップ制御回路５は、メモリチップ
全体をコントロ−ルする回路である。
るデコード回路であり、第２図においてへ〜Ａ４の５ビ
ットでメモリアレイ部の３２ラインを選択するもの）と
行選択回路２（通常のメモリ素子で一般的に使われてい
るデコード回路であり、第２図においてん〜んの３ビッ
トでメモリアレイ部の８ラインを選択する。即ち、Ａｏ
〜んの８ビットで２５６ビットのうちの１つを選択する
。更にＣ，，Ｃ２．Ｃ３の３ビットでメモリアレイ部の
どのブロックを選択するかを決める。具体的には、Ｃ，
，Ｃ２の２ビットでメモリアレイ部の１，２，３，４ブ
ロックの１つを選択する。Ｃ３の１ビットで２ブロック
を同時に選択する。又、Ｃ．，Ｃ２，Ｃ３の３ビットで
４ブロックを同時に選択する。該選択方法はワード／ビ
ット容量構成切襖回路７，７′と同様な動作である。）
にアドレス信号ん〜Ａ７（ｍ個）を与え、２ｍ番地のう
ちの１つを指定するのであるが、行選択回路２は（ｎ＋
１）個のコントロール信号Ｃ，〜Ｃ３により、予め定め
られたワード×ビット容量構成に従い、メモリアレィ４
のどのブロックを指定するのかという機能も同時に有し
ている。入力データ制御回路３は４ビットの入力データ
○，〜Ｄ４を各々独立に制御し、かつ前記Ｄ，〜Ｄ４と
メモリアレイ４のメモリブロック１〜４に１対１の対応
をしている。メモリチップ制御回路５は、メモリチップ
全体をコントロ−ルする回路である。
ＷＥはメモリチップのライトかりード動作かを、ＣＳは
メモリチップを膿択するか否かを、ＯＥはデータ出力を
各々コントロールする端子である。以下に本発明の特徴
となっているワード×ビット容量構成切換回路７につい
て記述する。
メモリチップを膿択するか否かを、ＯＥはデータ出力を
各々コントロールする端子である。以下に本発明の特徴
となっているワード×ビット容量構成切換回路７につい
て記述する。
第２図に示したその論理構成は、具体的構成の１方法で
あるが、唯一の構成という訳ではない。Ｃ，，Ｃ２，Ｃ
３端子は予め定められたワード×ビット容量、構成、例
えば１０２４ワード×１ビット、５１２ワード×２ビッ
ト、２５６ワード×４ビットのうちどの構成を実現する
のかを決定するコントロール端子である。
あるが、唯一の構成という訳ではない。Ｃ，，Ｃ２，Ｃ
３端子は予め定められたワード×ビット容量、構成、例
えば１０２４ワード×１ビット、５１２ワード×２ビッ
ト、２５６ワード×４ビットのうちどの構成を実現する
のかを決定するコントロール端子である。
第１表はコントロール端子に与える論理情報によりどの
容量構成が実現できるか、又、その時のデータ出力がど
の端子に出力されるかを示したものである。以下に各容
量構成について詳述する。（ィ１ ２冊ｎワード×１ビ
ット構成（本実施例ではｍ＝８，ｎ＝２）の場合。
容量構成が実現できるか、又、その時のデータ出力がど
の端子に出力されるかを示したものである。以下に各容
量構成について詳述する。（ィ１ ２冊ｎワード×１ビ
ット構成（本実施例ではｍ＝８，ｎ＝２）の場合。
Ｃ，．Ｃ２の２ビット（一般にｎビット）でコントロー
ルし、Ｃ３の論理状態の制約はなくデータ出力端子○，
に１０２４ワード×１ビットのデータが出力される。
ルし、Ｃ３の論理状態の制約はなくデータ出力端子○，
に１０２４ワード×１ビットのデータが出力される。
なおこの場合、アドレスへ〜Ａ７により２５６ワード×
１ビット中の１アドレスを指定すると同時にＣ，，Ｃ２
の２ビットでメモリアレイ回路のブロックの１ブロック
を選択する。例えば、ブロック１を選択する場合は、第
１表により端子Ｃ，，Ｃ２に“０”を与える。
１ビット中の１アドレスを指定すると同時にＣ，，Ｃ２
の２ビットでメモリアレイ回路のブロックの１ブロック
を選択する。例えば、ブロック１を選択する場合は、第
１表により端子Ｃ，，Ｃ２に“０”を与える。
第２図においてコントロール端子Ｃ，．Ｃ２に“０”を
与えるとライン１１，１３，１４に論理“１”信号が出
力され、ライン１１，１３，１４に接続されたＮＯＲ３
，ＮＯＲ６，ＮＯＲ８の出力は常に“０”となるので、
プ。ック２，３，４の出力が出力端子○，に現われるこ
とがない。一方、ライン１２は論理“０”となり、ライ
ン１２につながるＮＯＲＩからはブロック１の信号が○
，に送出される。次にＣ，に“１”、Ｃ２に“０”を与
えた時はトライン１１，１２，１３が論理“１”となる
ため、それらのラインにつながる端子ＮＯＲ１，６，８
の出力は常に“０”となる。一方、ライン１４は“０”
であるからＮＯＲ３を通ってブロック２の信号が出力端
子０，に現われる。ブロック３が選択される時はＣ，が
“０”、Ｃ２が“１”であり、ブロック４が選択される
時はＣ，．Ｃ２とも“１”の時である。
与えるとライン１１，１３，１４に論理“１”信号が出
力され、ライン１１，１３，１４に接続されたＮＯＲ３
，ＮＯＲ６，ＮＯＲ８の出力は常に“０”となるので、
プ。ック２，３，４の出力が出力端子○，に現われるこ
とがない。一方、ライン１２は論理“０”となり、ライ
ン１２につながるＮＯＲＩからはブロック１の信号が○
，に送出される。次にＣ，に“１”、Ｃ２に“０”を与
えた時はトライン１１，１２，１３が論理“１”となる
ため、それらのラインにつながる端子ＮＯＲ１，６，８
の出力は常に“０”となる。一方、ライン１４は“０”
であるからＮＯＲ３を通ってブロック２の信号が出力端
子０，に現われる。ブロック３が選択される時はＣ，が
“０”、Ｃ２が“１”であり、ブロック４が選択される
時はＣ，．Ｃ２とも“１”の時である。
この場合のワード×ビット容量構成切換回路７の動作は
前述のブロック１，２が選択されるのと全く同様である
。【ロｌ ５１２ワード×２ビットの場合（２ｍ＋１ワ
ード×２ｎ‐１ビット型）Ｃ，，Ｃ２の論理状態の制約
はなく、前記ｎ本以外のＣ３の１ビットでコントロール
し、データ出力端子Ｑと０３に各々５１２ワード×２ビ
ットのデータが出力される。
前述のブロック１，２が選択されるのと全く同様である
。【ロｌ ５１２ワード×２ビットの場合（２ｍ＋１ワ
ード×２ｎ‐１ビット型）Ｃ，，Ｃ２の論理状態の制約
はなく、前記ｎ本以外のＣ３の１ビットでコントロール
し、データ出力端子Ｑと０３に各々５１２ワード×２ビ
ットのデータが出力される。
なお、アドレスはＡｏ〜んとＣ３により決定される。ま
たワード×ビット容量簿成切襖回路７の動作は【ィ’の
場合と全く同じである。またワードノビツト容量構成切
換回路７′も該回珍７と同一の動作をする。即ち、Ｃ，
，Ｃ２，Ｃ３の３ビットでメモリアレイ部の４ブロック
をどのように選択するかをメモリライト動作時に決定し
、必要なライトデータを必要なブロックデータに与える
ものである。し一 ２５６ワード×４ビットの場合（２
ｍワード×２ｎビット型）Ｃ．，Ｃ２端子は論理状態“
０”にしＣ３端子は“１”に固定しデータ出力端子○，
〜０４に各々２５６ワード×４ビットのＤａねが出力さ
れる。
たワード×ビット容量簿成切襖回路７の動作は【ィ’の
場合と全く同じである。またワードノビツト容量構成切
換回路７′も該回珍７と同一の動作をする。即ち、Ｃ，
，Ｃ２，Ｃ３の３ビットでメモリアレイ部の４ブロック
をどのように選択するかをメモリライト動作時に決定し
、必要なライトデータを必要なブロックデータに与える
ものである。し一 ２５６ワード×４ビットの場合（２
ｍワード×２ｎビット型）Ｃ．，Ｃ２端子は論理状態“
０”にしＣ３端子は“１”に固定しデータ出力端子○，
〜０４に各々２５６ワード×４ビットのＤａねが出力さ
れる。
なおアドレスはＡｏ〜Ａ７により決定され、同時に４ブ
ロック指定する。本発明は以上説明したように、同一メ
モリ素子を３つ以上のワード×ビット容量構成で使用で
きるので、メモリ装置を構成する時、素子を効率よく使
用できる。
ロック指定する。本発明は以上説明したように、同一メ
モリ素子を３つ以上のワード×ビット容量構成で使用で
きるので、メモリ装置を構成する時、素子を効率よく使
用できる。
又、メモリ素子１種類を製造するだけで少くとも３種類
のメモリ素子を製造した事になるのでメモリ素子そのも
ののコストダウンの効果が極めて大である。なお、本発
明をｎＺ３の場合に拡張することは当業者にとって容易
なことと思われるので、具体的回路の例示は省略する。
のメモリ素子を製造した事になるのでメモリ素子そのも
ののコストダウンの効果が極めて大である。なお、本発
明をｎＺ３の場合に拡張することは当業者にとって容易
なことと思われるので、具体的回路の例示は省略する。
第１表
第１図は本発明の基本ブロック図、第２図は本発明の一
実施例構成回路図である。 第２図において１は列選択回路、２は行選択回路、３は
入力データ制御回路、４はメモリアレイ回路、５はメモ
リチップ制御回路、６は出力データ制御回路、７，７′
はワード×ビット容量構成切換え回路であり、Ａｏ〜Ａ
７はアドレス端子、Ｄ，〜Ｄ４は入力データ端子、０，
〜０４はデータ出力端子、Ｃ，〜Ｃ３はコントロール端
子、ＷＥはライトイネーブル端子、ＣＳはチップセレク
ト端子、ＯＥは出力ィネーブル端子である。 第１図 第２図
実施例構成回路図である。 第２図において１は列選択回路、２は行選択回路、３は
入力データ制御回路、４はメモリアレイ回路、５はメモ
リチップ制御回路、６は出力データ制御回路、７，７′
はワード×ビット容量構成切換え回路であり、Ａｏ〜Ａ
７はアドレス端子、Ｄ，〜Ｄ４は入力データ端子、０，
〜０４はデータ出力端子、Ｃ，〜Ｃ３はコントロール端
子、ＷＥはライトイネーブル端子、ＣＳはチップセレク
ト端子、ＯＥは出力ィネーブル端子である。 第１図 第２図
Claims (1)
- １ ２＾ｍワード×１ビツト構成のメモリブロツクを２
＾ｎ（ｎ≧２）ブロツク有するメモリ素子において、ｍ
本のアドレス入力端子とｎ＋１本の制御端子とワード×
ビツト容量構成切換え回路とを設け、前記メモリ素子を
２＾ｍ＾＋＾ｎワード×１ビツト構成として使用すると
きは、前記ｍ本のアドレス入力端子と前記制御端子のう
ちの所定のｎ本の端子にｍ＋ｎビツトのアドレスを与え
ることにより、２＾ｍ＾＋＾ｎワード×２＾ｎ＾−＾１
ビツト構成として使用するときは、前記ｍ本のアドレス
入力端子と前記制御端子のうちの前記ｎ本以外の１本の
端子にｍ＋１ビツトのアドレスを与えることにより、２
＾ｍワード×２＾ｎビツト構成として使用するときは、
前記ｍ本のアドレス入力端子にｍビツトのアドレスを与
えると同時に前記制御端子のそれぞれに所定の値を与え
ることにより、前記メモリのワード×ビツト構成を各々
予め定められた前記ワード×ビツト構成に切換え可能に
構成したことを特徴とするメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52070073A JPS6020835B2 (ja) | 1977-06-14 | 1977-06-14 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52070073A JPS6020835B2 (ja) | 1977-06-14 | 1977-06-14 | メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS544534A JPS544534A (en) | 1979-01-13 |
| JPS6020835B2 true JPS6020835B2 (ja) | 1985-05-23 |
Family
ID=13420992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52070073A Expired JPS6020835B2 (ja) | 1977-06-14 | 1977-06-14 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020835B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150180A (en) * | 1979-05-11 | 1980-11-21 | Nec Corp | Information decoder |
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| JPS58122688A (ja) * | 1982-01-16 | 1983-07-21 | Victor Co Of Japan Ltd | メモリ装置 |
| JPS6093694A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体記憶装置 |
| JPS62295143A (ja) * | 1985-12-13 | 1987-12-22 | ザ パランチ−ル コ−ポレ−シヨン | 再構成可能なサブアレイの形態でデ−タを供給するメモリアレイ |
| JPS62262291A (ja) * | 1986-05-07 | 1987-11-14 | Nec Corp | 半導体読出し書込みメモリ装置 |
-
1977
- 1977-06-14 JP JP52070073A patent/JPS6020835B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS544534A (en) | 1979-01-13 |
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