JPS62295143A - 再構成可能なサブアレイの形態でデ−タを供給するメモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は異なったサブアレイ乃至は副アレイに再構成す
ることの可能なメモリ回路に関するものである。

種々の数の位置又はアドレス及び種々のワード幅を持っ
たメモリ回路は従来公知である。例えば。

４．０９６−１ビツトワード、１，０２４−８ビツトワ
ード、１６，３８４−１ビツトワード等を格納するメモ
リチップがある。従って、従来のメモリチップは種々の
寸法のバイナリビットのデータのアレイを格納し、該ア
レイはそれ自身固定した寸法を持っている。従来のメモ
リチップは、そのアドレスに格納されるデータのワード
を供給することによってアドレスに応答する・ 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、異なったサブアレイ
に再構成することの可能なメモリ回路を提供することを
目的とする。

パターン認識システムにおいて、認識されるべきパター
ンを表すバイナリデータは、後に認識処理のいて使用す
る為にメモリ内に屡々格納される。

この様なメモリ格納の］一形態は、ランダムアクセスメ
モリ（ＲＡＭ）であって、その場合、各ビット位置が認
識されるべきパターン内のピクセル即ち画素に対応する
。成る認識適用においては、１６ビツト×１ビツトの形
態でこれらの画素ビットを読み取ることが所望され、一
方、その他の適用においては、４ビツト×４ビツトのコ
ンフィギユレーション即ちも１成で画素ビットを読み取
ることが要求される。本発明は、いずれのコンフィギユ
レーションにおいてもＲＡＭビットを読み取ることを可
能とする新規なＲＡＭアクセス方式に関するものである
。

ＲＡＭアレイが１６個のデータ出力信号を供給する１６
個の８対１マルチプレクサのアレイへ接続されている。

該ＲＡＭ内のデータは４，０９６Ｘ４，０９６ビツトア
レイを供給すべくコンフィギャー即ち構成されている。

アドレスされると、該ＲＡＭは該マルチプレクサヘデー
タ出力信号を供給し１次いでそれは１６個の出力信号を
供給する。該マルチプレクサへ供給される選択信号に依
存して、該マルチプレクサ〜の１６個の出力信号は、４
，０９６ｘ４，０９６のアレイの１６×１サブアレイか
又は４，０９６Ｘ４，０９６アレイの４×４サブアレイ
のいずれかを供給する。

更に１本発明において使用されるアドレッシング手法は
、１６Ｘ１又は４Ｘ４のいずれかのサブアレイの選択を
制御する為に、行アドレス又は列アドレスのいずれかに
おける２つの最低次ビット又は信号を使用する。このこ
とが行われる態様は添付の図面を参照してより良く理解
することが可能である。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第１図は４，９６Ｘ４，９６ビツトメモリアレイ１００
の模式的概略図である２本明細書を通して、４，０９６
ｘ４，０９６ビツトアレイに付いて説明するが、その他
のアレイ寸法も使用することが可能である。このアレイ
を構成する為に、１６．３９３，２１６ビツトの能力を
持ったメモリシステムを与えることが必要である。従っ
て、本発明の１実施例においては、アレイ１００のデー
タは、各々が２５６ＫＸ１ビツトとして組織される、６
４個の２５６キロビツトのダイナツクＲＡＭ内に格納さ
れる。これらの６４個のＲＡＭは第２図に示した如きア
レイに物理的に組織される。

第１図におけるサブアレイ１０４の如き１６ビツト×１
ビツトのサブアレイ、か又はサブアレイ１０６の如き４
ビツト×４ビツトのサブアレイのいずれかを読み取る能
力を与えることが望まれる。

このことを達成する為に、第３図に示した如く、アレイ
１００内の各ＲＡＭのデータ出力リードはバス１０１で
表される６４本のライン上をマルチプレクサアレイ１０
Ｂによって表される１６個の８対１マルチプレクサのア
レイへ提供される。４／１６ＩＩ選択ライン１１０上の
信号に応答して、マルチプレクサアレイ１０８は１６本
の出力ラインを与え、その上の信号は、サブアレイ１０
４の如き１６Ｘ１ビツトサブアレイか、又はサブアレイ
１０６の如き４×４ビツトサブアレイのいずれかを表す
。２ビツトアドレスバス１１２上及び４／１６＊選択ラ
イン１１０上の選択信号は結合して、アレイ１０８のマ
ルチプレクサによって行われる８対１の選択を決定する
。

第４図はマルチプレクサアレイ１０８の概略図である。

そこに示される如く、ＲＡＭアレイ１００からの複数個
の信号ＤＯＵＴ−ｏ乃至ＤＯＵＴ−６３がアレイ１０８
の１６個のマルチプレクサの入力リードへ与えられる。

信号ＤＯＵＴ−０はＲＡＭアレイ１００内のＲＡＭ０が
らのデータ出力信号に対応し、ＤＯＵＴ−１の符号を付
した信号はＲＡＭアレイ１００内のＲＡＭＩによって与
えられ、以下同様である。第４図に示した如く、本発明
の１実施例においては、マルチプレクサアレイ１０８は
、テキサスインスルツメンツ社から入手可能なモデル番
号７４Ｉ、５４５１の如くに識別されるデバイスの如き
８個のデバイス１０９を有している。各７４ＬＳ４５１
は２つの８対１マルチプレクサを有している。

表１は、３本の入力選択ラインに応答してアレイ１０８
内のマルチプレクサによって選択されるＲ　Ａ　Ｍをリ
ストしている。４／１６　ｍ選択ライン１１０が高であ
ると、マルチプレクサ１０９は第１図のサブアレイ１０
４の如き１６×１サブアレイとして構成された１６個の
出力信号を供給する。

４　／　１６　ｍ選択ライン１１０が低であると、マル
チプレクサ１０９は第１図のサブアレイ１０６と同様な
４×４サブアレイとして構成された１６個の出力信号を
供給する。

糞よ ４／１６ネＳＥＬ　　５ＥＬＩ　　５ＥＬ２　　　　完
訳されるＲ　Ａ　Ｍｏ　　　　０　　０　　　　０乃至
１５００１　　　　　１６乃至３１ ０　　　　１　　０　　　　　３２乃至４７０１１　　
　　　４ｇ乃至６３ １　　　　　０　　　０　　　　　　１２−Ｉｓ、２８
−３１．４４−４７゜１　　　　　０　　　１　　　　
　　　ｇ−１１，２４−２７，４０−４３゜１　　　　
　１　　　０　　　　　　４−７．２０−２３．３６−
３９゜１　　　　　１　　　１　　　　　　０−３．１
６−１９．３２−３５゜各メモリアドレスは、１６Ｘ４
アレイ位置を特定する１８ビツト及び、第１図に示した
４つのこの様なサブアレイ１０６の如き４つの４×４サ
ブアレイの１つか、又はサブアレイ１０４の如き４つの
１６×１サブアレイの１つを特定する２つの付加的なビ
ットを有している。ソフトウェアから設定することの可
能な制御リードがどの読取形式を使用するかを特定する
。

実際のアドレスビットが送られる位置を変更させる手段
と結合される場合、このアドレッシング手法は、１６Ｘ
１及び４×４ワードの両方をアクセスする為の簡単なア
ドレス手法を可能とする。

１６ｘ１をアクセスする場合、Ｘアドレスは４゜９６／
１６＝２５６ワ一ド幅であり、且つＹアドレスは４０９
６エントリーの深さである。このことは、８ｘアドレス
ビツト、及び１２Ｙアドレスビツトを必要とする。１２
Ｙビツトの２つの最小桁は、１６×４７レイ内の４つの
１６×１サブアレイワードのどの１つを読み取るかを特
定する為に使用される。４×４モードにおいて、Ｘ及び
Ｙの両方が１，０２４ワードを持っており、且つ各１０
ビツトはＸ及びＹ方向において必要と去れる。

この場合、２つのサブアレイ選択ビットはＸアドレスな
２つの最小桁位置を占有する。

アレイ１００内の各ＲＡＭは、第３図内に示したスイッ
チ回路１２０によって発生される同一の１８ビツトアド
レスを受け取る。スイッチ回路１２０もバス１１２上に
２つの選択信号を与える。

スイッチ回路１２０は、バス１１６からの信号Ａｏ乃至
Ａ１９及び４／１６傘選択ライン１１０上の信号からな
る２０ビツトアドレスを受け取り、且つそこからバス１
１２及び１１３上にアドレス信号を発生する。信号ＡＯ
乃至Ａ１９は、ホストＣＰＵ　（不図示）の如き供給源
によって発生される。

第５ａ図に示した如く、４／１６　本選択ライン１１０
が低であると、それはマルチプレクサアレイ１０８によ
って供給されるデータが１６×１サブアレイの形態であ
ることを表すが、ビットＡ８及びＡ９はバス１１２上に
２つの選択信号を形成し且つ２つの最下位Ｙ又はコラム
即ち列アドレス信号を有する。ビットＡＯ乃至Ａ７は、
プレイ１ｏＯ内の各ＲＡＭに対して又又は行アドレス信
号を形成し、且つ信号ＡＩＯ乃至Ａ１９はアレイ１００
内の各ＲＡＭに対して残りのＹ又は列アドレス信号を形
成する。逆に、第５ｂ図に示した如く、４／１６１選択
ライン１１０上の信号が高であると、それはマルチプレ
ク１０８によって与えられるデータが４×４サブアレイ
の形態であることを表すが、最下位の２つのＸアドレス
信号を有するビットＡＯ乃至Ａ１はバス１１２上の選択
信号を形成し、ビットＡ２乃至Ａ９はアレイ１００内の
ＲＡＭに対して又又は行アドレスを形成し、且つビット
ＡＩＯ乃至Ａ１９はＹ又は列アドレスを形成する。

第１図は、アドレスが順次に増加される場合に、４×４
サブアレイと１６×１サブアレイがどのようにして読み
取られるかを示している。４×４の場合、最も左側の４
×４サブアレイ１０６が最初に読み取られ、次いで右側
のものが読み取られ、以下同様である。１６Ｘ１の場合
、１０４の如くアドレスされた１６×１から布引へ次の
１６×４７レイへ移動して、次の所望の１６×１サブア
レイへアクセスすることが必要である。

６４ＲＡＭ出力を１６ビツトヘマツプする為にデコード
手法が必要と去れる。第４図は、６４ＲＡＭ出力の各々
が１６個の８：１マルチプレクサのフィールド内の２つ
の異なった位置へ移行することを示している。４つの内
の１つのフィールドを使用して、１６×１サブアレイ読
み取りをデコードし、且つ別のものを使用して４Ｘ４サ
ブアレイ読み取りをデコードする。該２つの選択ビット
（４Ｘ４モードにおいてはビット０，１又１６×１モー
ドにおいてはビット８及び９）は、１６×４内の４つの
サブアレイのどれが選択されるかを特定する。これらの
デコーダは、４／１６＊ＳＥＬが差異だ埋けたマルチプ
レクサアドレスビットである様に配設されている。従っ
て、表１に示した如く、下位の４つのマルチプレクサ入
力は、１６×１人力に対応し、且つ上位４つは４×４人
力に対応する。

上述した如くデータをサブアレイの形態に供給する為に
、第６図に示した如き特定のパターンに従ってＲＡＭア
レイ１００内にデータを格納することが必要である。特
に、第６図は第２図に示した６４個のＲＡＭの内容をア
ドレスする好適な方法を示しており、この場合各ＲＡＭ
は２５６，０００ビツトのエリアを有している。第６図
中のアレイ１００の左上角における要素１０１はｏ、Ｏ
から０，１５へ延在しているものとして識別されている
。最初の数字０はその要素に対するＸアドレスを示して
おり、一方その要素における右側の最後の数字１５はビ
ット数を示している。従って、この要素は最初のＸ位置
でアドレス可能な最初の要素の中に１６ビツト０−１５
を有している。右側の次の要素１０１ｂは１．Ｏ；１，
１５として識別され、それは２番目のＸ位置においてア
ドレス可能な１６ビツト０−１５を有していることを表
している。このアドレス方式は、符号を付した要素によ
って表される如く、アレイ１００の全体に渡って継続す
る。

本発明の詳細な説明すると、１６×１サブアレイ１０４
（第１図）に対応するビットを供給することが所望され
る場合、４／１６ｍ選択ライン１１０が低であり、１６
Ｘ１サブアレイが供給されるべきことを表し、且つバス
１１２上の信号５ＥＬ１及び５ＥＬ２は低である。この
ことは、表１に示した如く、データ源としてＲＡＭ０乃
至１５を選択し、且つ２５６のアドレスがこれらのＲＡ
Ｍへ与えられる。

同様に、４×４サブアレイ１０６に対応するデータを供
給することが所望される場合、４／１６選択ライン１１
０は高であり、且つバス１１２上の信号５ＥＬＬ及び５
ＥＬ２は１及び０である。

このために、ＲＡＭ４乃至７．２０乃至２３．３６乃至
３９．５２乃至５５がデータ源として選択される。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である０例えば１本発
明は上述したものと異なった寸法のサブアレイで使用す
ることも可能である。又、再構成可能なメモリは、２つ
のタイプのサブアレイ以上を選択して出力を供給するこ
とも可能である。

【図面の簡単な説明】

第１図は複数個の１６×１サブアレイと複数個の４×４
サブアレイを示した４、０９６Ｘ４，０９６ビツトアレ
イの説明図、第２図は本発明に基づく６４個のＲＡＭで
構成されたメモリシステムのブロック図、第３図は本発
明におけるＲＡＭアレイとマルチプレクサアレイとの間
の関係を示したブロック図、第４図は第３図中のマルチ
プレクサアレイへの又そこからの接続を示した概略図、
第５ａ図乃至第５ｂ図は２つのサブアレイに対してのＸ
及びＹアドレス形式を示した各説明図、第６図は第２図
のＲＡＭアレイ内のＲＡＭの部分的メモリマツプを示し
た説明図、である。 （符号の説明） １００：データアレイ １０１：バス １０４．１０６：サブアレイ １０８：マルチプレクサアレイ １１０：４／１６＊選択ライン １２０：スイッチ回路 手続補正吉（絋） 昭和６２年４月１５日 特許庁長官　　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年　特　許　願　第２９
５７７４号３、補正をする者 事件との関係　　　特許出願人 名称　　　　ザ　パランチール　コーポレーション４、
代理人 一−−−・ｊ ５、補正命令の日付 昭和６２年２月４日（６２年２月２４日発送）６、補正
により増加する発明の数　　　な　し７、補正の対象　
　　　　明細書及び図面（内容に変更なし）補正の内容 １、　本願添付明細書第１７頁５行中、「第４図は」と
「第３図中の・・・・・・」の間に次項を加入する。 「第４ａ図乃至第４ｄ図の配置関係を示した説明図、第
４ａ図乃至第４ｄ図は」 （以　上）

Claims (1)

1. 【特許請求の範囲】 １、メモリアクセス用回路において、Ｘビット×Ｙビッ
   トのアレイを格納するランダクアクセスメモリ手段、複
   数個の出力信号を供給する出力手段、を有しており、前
   記出力手段は前記出力信号が前記アレイ内のＡビット×
   Ｂビットの第１サブアレイに対応する第１モードで動作
   し、且つ前記出力手段は前記出力信号が、Ｃ×Ｄ＝Ａ×
   Ｂとして、前記アレイ内のＣビット×Ｄビットの第２サ
   ブアレイに対応する第２モードで動作することを特徴と
   するメモリ。 ２、特許請求の範囲第１項において、前記ランダムアク
   セスメモリ手段は複数個のランダクアクセスメモリを有
   しており、且つ前記出力手段は前記ランダクアクセスメ
   モリの出力ヘ接続されるマルチプレクサのアレイを有し
   ていることを特徴とする回路。 ３、特許請求の範囲第２項において、前記ランダクアク
   セスメモリへＮ個のアドレス信号を又前記マルチプレク
   サのアレイへ複数個の選択信号を供給する回路手段を有
   しており、前記回路手段はＭ個のアドレス信号を受け取
   り且つＮ個のアドレス信号及びＭ＞Ｎとして前記Ｍ個の
   受け取ったアドレス信号の組に応答して前記複数個の選
   択信号を供給することを特徴とする回路。 ４、特許請求の範囲第３項において、アレイ寸法選択ラ
   インを有しており、前記出力手段は、前記アレイ寸法選
   択ライン上の第１バイナリ信号に応答して前記第１モー
   ドとなり、前記出力手段は前記アレイ寸法選択ライン上
   の第２バイナリ信号に応答して前記第２モードとなるこ
   とを特徴とする回路。 ５、特許請求の範囲第１項において、前記ランダムアク
   セスメモリ手段をアドレスするアドレス手段を有してお
   り、前記アドレス手段はＸアドレス要素とＹアドレス要
   素とを持っており、前記Ｘアドレス要素又は前記Ｙアド
   レス要素のいずれかはＡビット×Ｂビットの前記サブア
   レイか又はＣビット×Ｄビットの前記サブアレイのいず
   れかが前記出力手段によって選択されるかを表すサブア
   レイ選択情報を有していることを特徴とする回路。 ６、特許請求の範囲第５項において、前記選択情報は前
   記Ｘアドレス要素又は前記Ｙアドレス要素のいずれかの
   最小桁部分内に包含されていることを特徴とする回路。 ７、特許請求の範囲第２項において、前記ランダクアク
   セスメモリの前記出力の２つが前記マルチプレクサアレ
   イ内のマルチプレクサの各々の入力へ接続されいること
   を特徴とする回路。 ８、特許請求の範囲第７項において、前記Ｘアドレス要
   素及び前記Ｙアドレス要素は、前記Ａビット×Ｂビット
   のサブアレイが選択される時に同じ長さであることを特
   徴とする回路。 ９、特許請求の範囲第６項において、前記Ｘアドレス要
   素及び前記Ｙアドレス要素は、前記Ｃビット×Ｄビット
   のサブアレイが選択される時に長さが同じでないことを
   特徴とする回路。 １０、特許請求の範囲第８項において、前記サブアレイ
   選択情報は前記Ｘアドレス要素の最小桁部分内に包含さ
   れていることを特徴とする回路。 １１、特許請求の範囲第９項において、前記サブアレイ
   選択情報は前記Ｙアドレス要素の最小桁部分内に包含さ
   れていることを特徴とする回路。