CN101483061B - 半导体存储装置和包括该半导体存储装置的数据处理系统 - Google Patents

Abstract

本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。

Description

半导体存储装置和包括该半导体存储装置的数据处理系统

技术领域

本发明主要涉及一种半导体存储装置和一种包括该半导体存储装置的数据处理系统。更确切地说，本发明涉及一种如下所述的半导体存储装置以及包括该半导体存储装置的数据处理系统，其中所述半导体存储装置包括与多个处理器连接的多个端口、共享存储区域和专用存储区域，其中共享存储区域和专用存储区域可由所述多个处理器访问。

本发明要求2008年1月11日提交的日本专利申请No.2008-4304的优先权，其内容通过引用结合于此。

背景技术

近几年来，作为诸如终端装置和移动电话装置等装置的数据处理系统可以常常包括动态随机存取存储器(DRAM)。动态随机存取存储器可以被用于在应用处理器和基带处理器之间进行传输数据。应用处理器可以被用于执行电子邮件编辑器和网络浏览器的应用。基带处理器可以被用于执行对于通话和通信所需要的处理。

美国专利申请第一公开No.2006/0161338和No.2006/0236041和日本未审查专利申请第一公开No.2007-35039以及载于2007年11月12-14日在韩国召开的电气和电子工程师协会亚洲固态电路会议(IEEE AsianSolid-State Circuits Conference)的7-1的第204-207页的Kyung woo Nam等人的“A 512Mb 2-channel Mobile DRAM(OneDRAM^TM)with SharedMemory Array(具有共享存储阵列的512Mb 2通道移动DRAM(OneDRAM^TM))中的每篇公开了多端口DRAM。一般而言，多端口DRAM能够以高于在数据处理系统中使用总线进行数据传输时的速度，在应用处理器和基带处理器之间执行高速数据传输。

发明内容

在一个实施例中，一种半导体装置可以包括，但是并不限于，多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该一读出的系列数据按顺序地写入至第二区域，而不将这一读出的系列数据传输至多个端口。

在另一个实施例中，一种半导体装置可以包括，但是并不限于，多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器并行执行从第一区域按顺序地读出一系列数据，以及将该一读出的系列数据按顺序地写入至第二区域的读出和写入操作。在控制器完成从第一区域读出一系列数据的操作之前，该控制器开始将该一读出的系列数据写入第二区域的操作。

在又另一实施例中，一种数据处理系统可以包括，但是并不限于，多个存储单元阵列、多个端口、每个耦合至多个端口中的相对应的一个的多个处理器、多个内部地址生成电路以及控制器。多个内部地址生成电路可以通过端口接收来自处理器的包括地址信号的数据传输命令。内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器根据数据传输命令，可以从第一区域按顺序地读出一系列数据，并且将该一读出的系列数据按顺序地写入第二区域，而不将该一读出的系列数据传输至多个端口。在控制器完成从第一区域读出一系列数据的操作之前，该控制器可以开始将一读出的系列数据写入第二区域的操作。

附图说明

下面根据结合附图对特定优选实施例的描述，本发明的上述特征和优势将更加明显。

图1是示出根据本发明实施例的包括双端口DRAM、基带处理器和应用处理器的数据处理系统的示意性框图；

图2示出包括在图1中所示的数据处理系统1中的双端口DRAM的构造的示意性框图；

图3是示出从共享存储单元阵列至包括在图2所示的双端口DRAM中的A端口专用存储单元阵列的传输数据操作的时序图；

图4是示出根据本发明实施例的包括双端口DRAM、基带处理器和应用处理器的数据处理系统的示意性框图；

图5是示出根据现有技术的包括双端口DRAM、基带处理器和应用处理器的数据处理系统的示意性框图；

图6是示出包括在图5中所示的数据处理系统中的双端口DRAM的构造的示意性框图；以及

图7是示出从共享存储单元阵列至A端口专用存储单元阵列的传输数据操作的时序图，其中通过连接至应用处理器的A端口的操作，执行数据传输。

具体实施方式

在描述本发明之前，将参考图5、图6和图7详细地解释现有技术，以便于理解本发明。

一般而言，多端口DRAM具有多个端口，多个端口的每个具有与普通DRAM相同输入和输出，以便通过使用与普通DRAM相同的协议，允许对多端口DRAM的访问。能够用于普通DRAM的存储控制协议也能够应用于多端口DRAM。

一般而言，多端口DRAM包括多个存储单元阵列。多个存储单元阵列包括多个专用存储单元阵列，和至少一个——通常为一个共享存储单元阵列。多个专用存储单元阵列可以被分配给多个端口。每个专用存储单元阵列可以被分配给端口之一。每个端口被分配给处理器。每个端口被连接至处理器。每个端口可以被分配有至少一个专用存储单元阵列，该专用存储单元只能从该端口访问，而不能从任何其他端口访问。共享存储单元阵列通常可以被分配给多个端口。多个端口可以分配有该共享存储单元阵列。从每个端口可访问共享存储单元阵列。共享存储单元阵列通常可以用作传输数据的数据传输区域。

在某些情况下，多端口DRAM可以包括，但是不限于，A端口和B端口。在这种情况下，A端口可以被分配有至少一个专用存储单元阵列，而B端口可以被分配有余下的专用存储单元阵列或一些阵列。A端口和B端口通常可以被分配有共享存储单元阵列。

多端口DRAM可以从共享存储单元阵列到一个或多个专用存储单元阵列进行传输。每个处理器从共享存储单元阵列向专用存储单元阵列传输数据。所述专用存储单元阵列对与该处理器连接的端口是专用的。在数据从共享存储单元阵列传输至该专用存储单元阵列之后，该处理器执行数据处理。这允许任何其他处理器将其他数据传输至共享存储单元阵列，同时该处理器执行数据处理。

图5是示出根据现有技术的包括双端口DRAM 60、基带处理器10和应用处理器40的数据处理系统2的示意性框图。双端口DRAM 60用作多端口DRAM。双端口DRAM 60具有两个端口，例如A端口和B端口。双端口DRAM 60通过B端口总线21连接至基带处理器10。双端口DRAM60通过A端口总线31连接至应用处理器40。A端口总线31连接在双端口DRAM 60和应用处理器40之间。B端口总线21连接在双端口DRAM 60和基带处理器10之间。

双端口DRAM 60可以包括，但是不限于，A端口专用存储单元阵列604和605、共享存储单元阵列616以及B端口专用存储单元阵列617。

在该数据处理系统2中，基带处理器10可以如下将数据传输至应用处理器40。

在步骤(a)中，基带处理器10通过B端口总线21将数据传输至双端口DRAM 60的共享存储单元阵列616。共享存储单元阵列616存储该数据。

在步骤(b)中，应用处理器40通过A端口总线31将存储数据从共享存储单元阵列616中读出。

在步骤(c)中，应用处理器40将读出数据通过A端口总线31传输至对A端口总线31专用的A端口专用存储单元阵列605。A端口专用存储单元阵列605存储该数据。

如上所述执行从基带处理器10至应用处理器40的数据传输，使得数据临时存储在共享存储单元阵列616中，然后，存储在A端口专用存储单元阵列605中。

图6是示出包括在图5所示的数据处理系统2中的双端口DRAM 60的构造的示意性框图。

A端口30包括命令端子、地址端子以及数据端子。用作A端口30的命令端子的端子可以包括，但不限于，/CSa端子、/RASa端子、/CASa端子以及/WEa端子。用作A端口30的地址端子的端子可以包括，但不限于，A0a端子、A1a端子……Ana端子。用作A端口30的数据端子的端子可以包括，但不限于，DQ0a端子、DQ1a端子……DQ31a端子、DQS0a端子、DQS1a端子……DQS3a端子。

B端口20包括命令端子、地址端子以及数据端子。用作B端口20的命令端子的端子可以包括，但不限于，/CSb端子、/RASb端子、/CASb端子以及/WEb端子。用作B端口20的地址端子的端子可以包括，但不限于，A0b端子、A1b端子……Anb端子。用作B端口20的数据端子的端子可以包括，但不限于，DQ0b端子、DQ1b端子……DQ31b端子、DQS0b端子、DQS 1b端子……DQS3b端子。

A端口30对于A端口专用存储单元阵列604和605以及共享存储单元阵列616是可访问的。根据来自A端口30的命令，使用时钟生成器电路600、命令译码器601、地址生成电路602和控制电路603，从A端口专用存储单元阵列604和605以及共享存储单元阵列616读出数据。

B端口20对于B端口专用存储单元阵列617和共享存储单元阵列616是可访问的。根据来自B端口20的命令，使用时钟生成电路612、命令译码器613、地址生成电路614和控制电路615，从B端口专用存储单元阵列617和共享存储单元阵列616读出数据。

图7是示出从共享存储单元阵列616至A端口专用存储单元阵列605传输数据的操作的时序图，其中通过连接至应用处理器40的A端口30的操作，执行数据传输。双端口DRAM 60可以具有读和写命令的时延，其中该时延对应于两个时钟循环。

在时刻T1处，将命令信号ACT通过A端口30的命令端子从外部装置输入。命令信号ACT将激活共享存储单元阵列616，从而允许将数据从激活的共享存储单元阵列616中读出，以及被写入至激活的共享存储单元阵列616。将地址信号RowADD通过A端口30的地址端子从外部装置输入。地址信号RowADD可指定共享存储单元阵列616的行地址。

在时刻T3处，将另一命令信号ACT通过A端口30的命令端子从外部装置输入。命令信号ACT将激活专用于A端口30的A端口专用存储单元阵列605，从而允许将数据从激活的A端口专用存储单元阵列605中读出，以及被写入到激活的A端口专用存储单元阵列605。将地址信号RowADD通过A端口30的地址端子从外部装置输入。地址信号RowADD可指定A端口专用存储单元阵列605的行地址。

在时刻T6处，将命令信号RED通过A端口30的命令端子从外部装置输入。命令信号RED是读出在共享存储单元阵列616中的数据的突发读命令。将地址信号ColADD通过A端口30的地址端子从外部装置输入。

在时刻T8处，根据在时刻T6处输入的读命令，共享存储单元阵列616从数据端子DQ0a，DQ1a……DQ31a输出数据。直至时刻T12，将该系列的数据从共享存储单元阵列616顺序地读出，并且从数据端子DQ0a，DQ1a……DQ31a输出。该系列的输出数据顺序地进入到应用处理器40中。在逐个时钟循环基础上，执行读和输出操作。

在从共享存储单元阵列616读出数据和将数据从A端口20输出至应用处理器40的读和输出操作完成之后，然后应用处理器40开始将数据写入A端口专用存储单元阵列605的写操作。

在时刻T14处，将命令信号WRT通过A端口30的命令端子从外部装置输入。命令信号WRT把数据写入到A端口专用存储单元阵列605。将地址信号ColADD通过A端口30的地址端子从外部装置输入。地址信号ColADD指定A端口专用存储单元阵列605的列地址。在时刻T15至时刻T20的时间段中，应用处理器40将一系列数据顺序地输入到A端口30中，使得应用处理器40顺序地将数据存储在A端口专用存储单元阵列605中。

因此，如图5中所示，双端口DRAM 60执行数据传输，以通过A端口30和应用处理器40将数据从共享存储单元阵列616传输至A端口专用存储单元阵列605。因而，如图7所示，从共享存储单元阵列616读出数据的数据读出操作完成之后，双端口DRAM 60允许应用处理器40执行将数据写入A端口专用存储单元阵列605的数据写操作。从共享存储单元阵列616读出一系列数据的读出操作在从时刻T8到时刻T12的时间段上持续。当读操作在时刻T12处完成时，在四个时钟循环之后，将一系列数据写入A端口专用存储单元阵列605的写操作在时刻T16处开始。双端口DRAM 60需要14个时钟循环的更长数据传输时间段。上述的操作能够应用于从A端口专用存储单元阵列604或605至共享存储单元阵列616的其他数据传输操作。

上述操作能够应用于A端口专用存储单元阵列604或605和共享存储单元阵列616之间，涉及将数据从应用处理器40传输至基带处理器10。

通过将数据传输至端口以将数据发送至处理器，双端口DRAM 60执行A端口专用存储单元阵列604或605和共享存储单元阵列616之间的传输数据。因而，双端口DRAM 60执行，在这些数据的读操作完成之后开始一系列读出数据的写操作。双端口DRAM 60需要增加的时钟循环数目，用于在专用存储单元阵列和共享存储单元阵列之间传输数据。随着一系列的数据的大小变大，时钟循环数目的增加变得显著。

将参考说明性实施例在此描述本发明。本领域的技术人员应该认识到，使用本发明的教导可以完成许多可替选的实施例，并且本发明不限于为解释目的而示出的实施例。

根据一个方面，半导体装置可以包括，但不限于，多个存储单元阵列、多个端口、多个内部地址生成电路和控制器。多个内部地址生成电路生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址指定第一存储单元阵列的第一区域。第二内部地址指定第二存储单元阵列的第二区域。控制器从第一区域顺序地读出一系列数据，并且将该读出的系列数据顺序地写入第二区域，而不将一读出的系列数据传输至多个端口。半导体装置可以减少用于在存储单元阵列之间传输数据的时钟循环的数目。随着一系列数据的尺寸变得更大，时钟循环数目的减少变得显著。半导体装置可以由多端口DRAM实现，但是不限于此。

在控制器完成从第一区域读出一系列数据的操作之前，控制器可以开始将一读出的系列数据写入第二区域的操作。半导体装置可以减少用于在存储单元阵列之间传输数据的时钟循环的数目。随着一系列数据的尺寸变得更大，时钟循环数目的减少变得显著。

在一些情况下，内部地址生成电路可以从端口接收包括地址信号的数据传输命令。多个内部地址生成电路基于地址信号可以生成第一和第二内部地址。控制器根据数据传输命令，可以从第一区域顺序地读出一系列数据，并且顺序地将该系列读出数据写入第二区域。

如上所述，控制器从第一区域顺序地读出一系列数据，并且将该系列读出数据顺序地写入第二区域，而不将该读出的系列数据传输至多个端口。在某些情形下，半导体装置还可以包括但是不限于内部总线，通过该内部总线，控制器将一系列数据从第一存储单元阵列传输至第二存储单元阵列。

在某些情形下，控制器可以在控制器已经读出数据的先前时钟循环随后的时钟循环处，将读出数据写入。更确切地说，控制器可以在紧邻控制器已经读出数据的先前时钟循环的下一时钟循环处将读出的数据写入。

在某些情形下，多个端口中的每个可以具有至少一个命令端子、至少一个地址端子以及至少一个数据端子。多个内部地址生成电路中的每个可以独立地接收来自至少一个命令端子和至少一个地址端子的数据传输命令。

在某些情形下，数据传输命令可以包括，但是不限于，突发读命令和突发写命令的组合。突发读命令和突发写命令可以顺序地从至少一个命令端子和至少一个地址端子输入。

在某些情形下，控制器根据突发读命令，能够从第一区域顺序地读出一系列数据。控制器根据突发写命令，可以将该读出的系列数据顺序地写入第二区域。

在某些情形下，多个存储单元阵列可以包括，但不限于，多个专用存储单元阵列和至少一个共享存储单元阵列。多个专用存储单元阵列中的每个可以专用于多个端口的相应的一个。专用存储单元阵列可以归于(ascribable to)多个内部地址生成电路的至少一个。至少一个共享存储单元阵列可以由多个端口共享。至少一个共享存储单元阵列对于多个内部地址生成电路中的另一个可以是可访问的。

在某些情形下，控制器可以从多个专用存储单元阵列的第一个读出一系列数据，并且将该系列读出的数据写入共享存储单元阵列。随后，控制器可以从共享存储单元阵列读出一读出的系列数据，并且将该读出的系列数据写入多个专用存储单元阵列的第二个中。

根据另一方面，半导体装置可以包括，但是不限于，多个存储单元阵列、多个端口、多个内部地址生成电路和控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址指定第一存储单元阵列的第一区域。第二内部地址指定第二存储单元阵列的第二区域。控制器可以并行执行从第一区域顺序地读取一系列数据以及将该读出的系列数据顺序地写入第二区域的读和写操作。在控制器完成从第一区域读出一系列数据的操作之前，控制器可以开始将该读出的系列数据写入第二区域的操作。半导体装置可以减少用于在存储单元阵列之间传输数据的时钟循环的数目。随着该系列数据的尺寸变得更大，时钟循环数目的减少变得显著。该半导体装置可以由多端口DRAM实现，但不限于此。

在一些情况下，内部地址生成电路可以从端口接收包括地址信号的数据传输命令。多个内部地址生成电路基于地址信号，可以生成第一和第二内部地址。控制器根据该数据传输命令执行并行的读和写操作。

如上所述，控制器从第一区域顺序地读出一系列数据并且将该系列读出数据顺序地写入第二区域，而不将该系列读出数据传输至多个端口。在一些情况下，半导体装置还包括但是不限于内部总线，通过所述内部总线，控制器将该系列数据从第一存储单元阵列传输至第二存储单元阵列。

在一些情况下，多个端口中的每个可以具有至少一个命令端子、至少一个地址端子以及至少一个数据端子。多个内部地址生成电路中的每个可以从至少一个命令端子和至少一个地址端子独立接收数据传输命令。

在一些情况下，数据传输命令可以包括，但是不限于，突发读命令和突发写命令的组合。突发读命令和突发写命令可以顺序地从至少一个命令端子和至少一个地址端子输入。

在某些情形下，控制器可以根据突发读命令顺序地从第一区域读出一系列数据。控制器可以根据突发写命令将一读出的系列数据顺序地写入第二区域。

在某些情形下，多个存储单元阵列可以包括，但不限于，多个专用存储单元阵列和至少一个共享存储单元阵列。多个专用存储单元阵列中的每个可以专用于多个端口的相应的一个。专用存储单元阵列可以归于多个内部地址生成电路中的至少一个。至少一个共享存储单元阵列可以由多个端口共享。该至少一个共享存储单元阵列对于内部地址生成电路的另一个可以是可访问的。

在某些情形下，控制器可以从多个专用存储单元阵列的第一个读出一系列数据，并且将该读出的系列数据写入共享存储单元阵列。随后，该控制器可以从该共享存储单元阵列读出该读出的系列数据，并且将该读出的系列数据写入多个专用存储单元阵列的第二个。

根据又一方面，数据处理系统可以包括，但是不限于，多个存储单元阵列、多个端口、每个耦合到多个端口中的对应的一个的多个处理器、多个内部地址生成电路和控制器。内部地址生成电路可以通过端口从处理器接收包括地址信号的数据传输命令。内部地址生成电路生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址指定第一存储单元阵列的第一区域。第二内部地址指定第二存储单元阵列的第二区域。控制器可以从第一区域顺序地读出一系列数据，将该读出的系列数据顺序地写入第二区域，而不将该读出的系列数据传输至多个端口。在控制器完成从第一区域读出该系列数据的操作之前，控制器可以开始将该读出的系列数据写入第二区域的操作。该半导体装置能够减少用于在存储单元阵列之间传输数据的时钟循环的数目。随着该系列的数据的尺寸变得更大，时钟循环数目的减少变得显著。处理器可以由基带处理器和应用处理器实现，但不限于此。

实施例：

下文典型的示例是具有两个端口的双端口DRAM。图1是示出根据本发明的第一实施例的包括双端口DRAM 70、基带处理器10和应用处理器40的数据处理系统1的示意性框图。双端口DRAM 70用作多端口DRAM。双端口DRAM 70具有两个端口，例如，A端口和B端口。双端口DRAM 70通过B端口总线21连接至基带处理器10。双端口DRAM 70通过A端口总线31连接至应用处理器40。A端口总线31连接在双端口DRAM 70和应用处理器40之间。B端口总线21连接在双端口DRAM 70和基带处理器10之间。

双端口DRAM 70可以包括，但是不限于，A端口专用存储单元阵列704和705、共享存储单元阵列716以及B端口专用存储单元阵列717。

图2是示出包括在图1中所示的数据处理系统中的双端口DRAM 70的构造的示意性框图。

双端口DRAM 70可以具有两个端口，但是不限于，A端口30和B端口20。A端口30可以包括，但是不限于，CLKa端子和CKEa端子，每一个端子接收时钟信号。A端口30还包括，但是不限于，/CSa端子、/RASa端子以及/CASa端子以及/WEa端子，每一个命令端子接收命令信号。A端口30还包括，但是不限于，A0a端子、A1a端子……Ana端子，每一个端子接收地址信号。A端口30可以还包括，但是不限于，DQ0a端子、DQ1a端子、...DQ31a端子，每一个端子接收数据信号。A端口30可以还包括，但是不限于，DQS0a端子、DQS1a端子、DQS3a端子，每一个端子接收数据选通信号。

B端口20可以包括，但是不限于，CLKb端子和CKEb端子，每一个端子接收时钟信号。B端口20可以还包括，但是不限于，/CSb端子、/RASb端子和/CASb端子以及/WEb端子，每一个命令端子接收命令信号。B端口20可以还包括，但是不限于，A0b端子、A1b端子……Anb端子，每一个端子接收地址信号。B端口20可以还包括，但是不限于，DQ0b端子、DQ1b端子……DQ31b端子，每一个端子接收数据信号。B端口20可以还包括，但是不限于，DQS0b端子、DQS1b端子……DQS3b端子，每一个端子接收数据选通信号。

双端口DRAM 70可以包括，但是不限于，A端口专用存储单元阵列704和705、共享存储单元阵列716以及B端口专用存储单元阵列717。A端口专用存储单元阵列704和705、共享存储单元阵列716以及B端口专用存储单元阵列717中的每个具有行译码器、列译码器以及读出放大器。

双端口DRAM 70还可以包括，但是不限于，时钟生成电路700和712、命令译码器701和713以及地址锁存电路702和714。

双端口DRAM 70还可以包括，但是不限于，读数据放大电路Damp706、708、718和720以及写数据放大电路Wbuf 707、709、719和721。

双端口DRAM 70还可以包括，但是不限于，输出数据缓冲器710和722、输入数据缓冲器711和723以及数据缓冲器724和725。

双端口DRAM 70还可以包括，但是不限于，内部地址生成电路726、727和728、控制电路729和730、选择电路MUX 731、A读总线751、A写总线752、B读总线753以及B写总线754。

作为时钟端子的端子可以包括，但是不限于，CLKa端子、CKEa端子、CLKb端子、以及CKEa端子。

作为命令端子的端子可以包括，但是不限于，/CSa端子、/RASa端子、/CASa端子、/WEa端子、/CSb端子、/RASb端子、/CASb端子以及/WEb端子。

用作地址端子的端子可以包括，但是不限于，A0a端子、A1a端子……Ana端子、A0b端子、A1b端子……Anb端子。

用作数据端子的端子可以包括，但是不限于，DQ0a端子、DQ1a端子……DQ31a端子、DQS0a端子、DQS1a端子……DQS3a端子、DQ0b端子、DQ1b端子……DQ31b端子、DQS0b端子、DQS1b端子……DQS3b端子。

双端口DRAM 70可以具有用于读和写命令的时延，其中该时延与两个时钟循环相对应。与两个时钟循环相对应的时延意味着在从读命令输入开始的两个时钟循环之后将数据输出，并且也意味着在从写命令输入开始的两个时钟循环之后将数据输入至存储单元阵列。因而，在写命令输入开始的一个时钟循环之后，数据被输入至双端口DRAM70。双端口DRAM 70可以具有8位的突发长度和32位的数据宽度。

A端口专用存储单元阵列704和705专用于A端口30。A端口专用存储单元阵列704和705中的每个用作存储区域，该存储区域允许仅从A端口30输入的数据被写入此区域，并且存储在此处的数据被读出，并且仅传输至A端口30。也就是说，A端口专用存储单元阵列704和705中的每个仅允许A端口30对其访问。

共享存储单元阵列716由A端口30和B端口20共享。该共享存储单元阵列716允许A端口30和B端口20对其访问。共享存储单元阵列716从A端口30和B端口20是可访问的。共享存储单元阵列716用作存储区域，该存储区域允许从A端口30和B端口20输入的数据被写入此处，并且存储在此处的数据被读出并且传输至A端口30和B端口20。

B端口专用存储单元阵列717专用于B端口20。B端口专用存储单元阵列717中的每个用作存储区域，该存储区域允许仅从B端口20输入的数据写入此处，并且存储在此处的数据被读出并且仅传输至B端口20。即，B端口专用存储单元阵列717中的每个仅允许B端口20对其访问。

双端口DRAM 70包括时钟生成电路700。时钟生成电路700从CLKa端子和CKEa端子接收外部时钟信号的输入。CLKa端子和CKEa端子属于A端口30。时钟生成电路700基于外部时钟信号生成内部时钟信号。时钟生成电路700将内部时钟信号供应至命令译码器701、地址锁存电路702和控制电路729。

命令译码器701从属于A端口30的诸如/CSa端子、/RASa端子、/CASa端子以及/WEa端子的命令端子接收命令信号的输入。命令译码器701从时钟生成电路700接收内部时钟信号的输入。命令译码器701译码与时钟信号同步的命令信号。在某些情形下，在一系列连续多个时钟循环中的第一循环，命令译码器701从属于A端口30的命令端子接收读命令的输入，其中读命令是将数据从A端口30传输至共享存储单元阵列716的命令。随后，在一系列连续多个时钟循环中的随后循环，命令译码器701从属于A端口30的命令端子接收写命令的输入，其中写命令是将数据从共享存储单元阵列716传输至A端口专用存储单元阵列704或705的命令。在该情形下，命令译码器701译码命令信号，作为将数据从共享存储单元阵列716传输至A端口专用存储单元阵列704或705的数据传输命令。

在其他情形下，在一系列连续多个时钟循环中的第一循环，命令译码器701从属于A端口30的命令端子接收读命令的输入，其中读命令是将数据从A端口30传输至A端口专用存储单元阵列704或705的命令。随后，在一系列连续多个时钟循环中的随后循环，命令译码器701从属于A端口30的命令端子接收写命令的输入，其中写命令是将数据从A端口专用存储单元阵列704或705传输至共享存储单元阵列716。在这种情况下，命令译码器701译码作为数据传输命令的命令信号，以将数据从A端口专用存储单元阵列704或705传输至共享存储单元阵列716。

命令译码器701将译码结果提供至内部地址生成电路726和727以及控制电路729。

地址锁存电路702从诸如属于A端口30的A0a端子、A1a端子……以及Ana端子的地址端子接收地址信号的输入。地址锁存电路702从时钟生成电路700接收时钟信号的输入。地址锁存电路702读出与时钟信信号同步的地址信号。地址锁存电路702将地址信号供应至内部地址生成电路726和727。

A端口专用存储单元阵列704具有译码行地址的行译码器、译码列地址的列译码器以及读出放大器。在读操作中，A端口专用存储单元阵列704的读出放大器从控制电路729接收读出放大器激活信号。A端口专用存储单元阵列704的列译码和行译码从内部地址生成电路726接收列地址和行地址。A端口专用存储单元阵列704的读出放大器从A端口专用存储单元阵列704中的存储单元读出数据，其中存储单元由列地址和行地址指定，使得读出的数据被供应至读出数据放大器电路Damp706。

在写操作中，A端口专用存储单元阵列704的读出放大器接收来自控制电路729的读出放大器激活信号。A端口专用存储单元阵列704的列译码器和行译码器接收来自内部地址生成电路726的列地址和行地址。A端口专用存储单元阵列704的读出放大器接收来自写数据放大器电路Wbuf 707的数据。A端口专用存储单元阵列704的读出放大器将数据写入A端口专用存储单元阵列704中的存储单元，其中由列地址和行地址指定存储单元。

A端口专用存储单元阵列705具有译码行地址的行译码器、译码列地址的列译码器以及读出放大器。在读操作中，A端口专用存储单元阵列705的读出放大器接收来自控制电路729的读出放大器激活信号。A端口专用存储单元阵列705的列译码和行译码从内部地址生成电路726接收列地址和行地址。A端口专用存储单元阵列705的读出放大器从A端口专用存储单元阵列705中的存储单元读出数据，其中存储单元由列地址和行地址指定，使得读出数据被提供至读出数据放大器电路Damp708。

在写操作中，A端口专用存储单元阵列705的读出放大器从控制电路729接收读出放大器激活信号。A端口专用存储单元阵列705的列译码器和行译码器从内部地址生成电路726接收列地址和行地址。A端口专用存储单元阵列705的读出放大器接收来自写数据放大器电路Wbuf709的数据。A端口专用存储单元阵列705的读出放大器将数据写入A端口专用存储单元阵列705中的存储单元，其中由列地址和行地址指定存储单元。

读数据放大器电路Damp706从A端口专用存储单元阵列704接收数据。读数据放大器电路Damp706从控制电路729接收A读总线控制信号。读数据放大器电路Damp706根据A读总线控制信号将数据提供至A读总线751。

写数据放大器电路Wbuf 707从控制电路729接收A写总线控制信号。根据A写总线控制信号，写数据放大器电路Wbuf 707从A写总线752读出数据，并且将数据提供至A端口专用存储单元阵列704。

读数据放大器电路Damp708接收来自A端口专用存储单元阵列705的数据。读数据放大器电路Damp706从控制电路729接收A读总线控制信号。读数据放大器电路Damp708根据A读总线控制信号，将数据供应至A读总线751。

写数据放大器电路Wbuf 709从控制电路729接收A写总线控制信号。根据A写总线控制信号，写数据放大器电路Wbuf709从A写总线752读出数据，并且将数据提供至A端口专用存储单元阵列705。

输出数据缓冲器710从控制电路729接收A读总线控制信号。根据A读总线控制信号，输出数据缓冲器710从A写总线751读出数据，并且将数据提供至属于A端口30的诸如DQ0a端子、DQ1a端子……DQ31a端子的数据端子。在将数据提供至数据端子时，输出数据缓冲器710转变数据选通信号，以便通过属于A端口30的数据端子，给予外部装置数据输出通知。

输入数据缓冲器711从控制电路729接收A读总线控制信号。输入数据缓冲器711从属于A端口30的诸如DQS0a端子、DQS1a端子......DQS3a端子的数据端子接收数据选通信号。根据A读总线控制信号和数据选通信号，输入数据缓冲器711从属于A端口30的诸如DQ0a端子、DQ1a端子......DQ31a端子的数据端子读出数据。输入数据缓冲器711将读出的数据提供至A写总线752。

双端口DRAM 70包括时钟生成电路712。时钟生成电路712从CLKb端子和CKEb端子接收外部时钟信号的输入。CLKb端子和CKEb端子属于B端口20。时钟生成电路712基于外部时钟信号，生成内部时钟信号。时钟生成电路712将内部时钟信号提供至命令译码器713、地址锁存电路714和控制电路730。

命令译码器713从属于B端口20的诸如/CSb端子、/RASb端子、/CASb端子和/WEb端子的命令端子接收命令信号的输入。命令解码器713从时钟生成电路712接收内部时钟信号的输入。命令译码器713译码与时钟信号同步的命令信号。在某些情形下，在一系列的连续多个时钟循环的第一循环，命令译码器713从属于B端口20的命令端子接收读命令的输入，其中读命令是将数据从B端口20传输至共享存储单元阵列716的命令。随后，在一系列的连续多个时钟循环的随后循环，命令译码器713从属于B端口20的命令端子接收写命令的输入，其中写命令是将数据从共享存储单元阵列716传输至B端口专用存储单元阵列717的命令。在该情况下，命令译码器713译码作为数据传输命令的命令信号，以将数据从共享存储单元阵列716传输至B端口专用存储单元阵列717。

在其他情形下，在一系列的连续多个时钟循环的第一循环，命令译码器713从属于B端口20的命令端子接收读命令的输入，其中读命令是将数据从B端口20传输至B端口专用存储单元阵列717的命令。随后，在一系列的连续多个时钟循环的随后循环，命令译码器713从属于B端口20的命令端子接收写命令的输入，其中写命令是将数据从B端口专用存储单元阵列717传输至共享存储单元阵列716的命令。在该情况下，命令译码器713译码作为数据传输命令的命令信号，以将数据从B端口专用存储单元阵列717传输至共享存储单元阵列716。

命令译码器713将译码结果提供至内部地址生成电路727和728以及控制电路730。

地址锁存电路714从属于B端口20的诸如A0b端子、A1b端子、……以及Anb端子的地址端子接收地址信号的输入。地址锁存电路714接收来自时钟生成电路712的时钟信号的输入。地址锁存电路714读出与时钟信号同步的地址信号。地址锁存电路714将地址信号供应至内部地址生成电路727和728。

共享存储单元阵列716具有译码行地址的行译码器、译码列地址的列译码器以及读出放大器。在读操作中，共享存储单元阵列716的读出放大器从选择电路MUX731接收读出放大器激活信号。共享存储单元阵列716的列译码和行译码从内部地址生成电路727接收列地址和行地址。共享存储单元阵列716的读出放大器从共享存储单元阵列716中的存储单元读出数据，其中存储单元由列地址和行地址指定，使得读出数据被提供至读出数据放大器电路Damp718。

在写操作中，共享存储单元阵列716的读出放大器从选择电路MUX731接收读出放大器激活信号。共享存储单元阵列716的列译码器和行译码器从内部地址生成电路727接收列地址和行地址。共享存储单元阵列716的读出放大器从写数据放大器电路Wbuf 719接收数据。共享存储单元阵列716的读出放大器将数据写入共享存储单元阵列716中的存储单元，其中由列地址和行地址指定存储单元。

B端口专用存储单元阵列717具有译码行地址的行译码器、译码列地址的列译码器以及读出放大器。在读操作中，B端口专用存储单元阵列717的读出放大器从控制电路730接收读出放大器激活信号。B端口专用存储单元阵列717的列译码和行译码从内部地址生成电路728接收列地址和行地址。B端口专用存储单元阵列717的读出放大器从B端口专用存储单元阵列717中的存储单元读出数据，其中存储单元由列地址和行地址指定，使得读出数据被提供至读出数据放大器电路Damp720。

在写操作中，B端口专用存储单元阵列717的读出放大器从控制电路730接收读出放大器激活信号。B端口专用存储单元阵列717的列译码器和行译码器从内部地址生成电路728接收列地址和行地址。B端口专用存储单元阵列717的读出放大器从写数据放大器电路Wbuf 721接收数据。B端口专用存储单元阵列717的读出放大器将数据写入B端口专用存储单元阵列717中的存储单元，其中由列地址和行地址指定存储单元。

读数据放大器电路Damp718从共享存储单元阵列716接收数据。读数据放大器电路Damp718从控制电路729接收A读总线控制信号。读数据放大器电路Damp718根据A读总线控制信号，将数据提供至A读总线751。

读数据放大器电路Damp718从共享存储单元阵列716接收数据。读数据放大器电路Damp718从控制电路730接收B读总线控制信号。读数据放大器电路Damp718根据B读总线控制信号，将数据供应至B读总线753。

写数据放大器电路Wbuf 719从控制电路729接收A写总线控制信号。根据A写总线控制信号，写数据放大器电路Wbuf 719从A写总线752读出数据，并且将数据提供至共享存储单元阵列716。写数据放大器电路Wbuf 719从控制电路730接收B写总线控制信号。根据B写总线控制信号，写数据放大器电路Wbuf719从B写总线754读出数据，并且将数据提供至共享存储单元阵列716。

读数据放大器电路Damp720从B端口专用存储单元阵列717接收数据。读数据放大器电路Damp720从控制电路730接收B读总线控制信号。读数据放大器电路Damp720根据B读总线控制信号，将数据提供至B读总线753。

写数据放大器电路Wbuf 721从控制电路730接收B写总线控制信号。根据B写总线控制信号，写数据放大器电路Wbuf 721从B写总线754读出数据，并且将数据供应至B端口专用存储单元阵列717。

输出数据缓冲器722从控制电路730接收B读总线控制信号。根据B写总线控制信号，输出数据缓冲器722从B写总线753读出数据，并且将数据提供至属于B端口20的诸如DQ0b端子、DQ1b端子、……DQ31b端子的数据端子。在将数据供应至数据端子时，输出数据缓冲器722转变数据选通信号，以便通过属于B端口20的数据端子给予外部装置数据输出通知。

输入数据缓冲器723从控制电路730接收B写总线控制信号。输入数据缓冲器723从属于B端口20的诸如DQS0b端子、DQS1b端子……DQS3b端子的数据端子接收数据选通信号。根据B读总线控制信号和数据选通信号，输入数据缓冲器723从属于B端口20的诸如DQ0b端子、DQ1b端子、……DQ31b端子的数据端子读出数据。输入数据缓冲器723将读出的数据提供至B写总线754。

数据缓冲器724从控制电路729接收A读总线控制信号和A写总线控制信号。根据A读总线控制信号和A写总线控制信号，数据缓冲器724从A读总线751读出数据，并且将读出的数据提供至A写总线752。

输入数据缓冲器725从控制电路730接收B读总线控制信号和B写总线控制信号。根据B读总线控制信号和B写总线控制信号，输入数据缓冲器725从B读总线753读出数据，并且将读出的数据供应至B写总线754。

内部地址生成电路726从命令译码器701接收译码结果。内部地址生成电路726从地址锁存电路702接收地址信号。内部地址生成电路726基于译码结果，根据地址信号生成行地址和列地址。内部地址生成电路726将行地址和列地址提供至A端口专用存储单元阵列704和705。

内部地址生成电路727从命令译码器701接收译码结果。内部地址生成电路727从地址锁存电路702接收地址信号。内部地址生成电路727从命令译码器713接收译码结果。内部地址生成电路727从地址锁存电路714接收地址信号。基于已经从命令译码器701提供的译码结果，根据已经从地址锁存电路702提供的地址信号，内部地址生成电路727生成行地址和列地址。基于已经从命令译码器713提供的译码结果，根据已经从地址锁存电路714提供的地址信号，内部地址生成电路727生成行地址和列地址。内部地址生成电路727将行地址和列地址提供至共享存储单元阵列716。

内部地址生成电路728从命令译码器713接收译码结果。内部地址生成电路728从地址锁存电路714接收地址信号。基于该译码结果，根据地址信号，内部地址生成电路728生成行地址和列地址。内部地址生成电路728将行地址和列地址提供至B端口专用存储单元阵列717。

控制电路729从时钟生成电路700接收时钟信号。控制电路729也从命令译码器701接收译码结果。控制电路729基于该译码结果，生成读出放大器激活信号，其中该生成与时钟信号同步。控制电路729将读出放大器激活信号供应至A端口专用存储单元阵列704和705的读出放大器，以及提供至选择电路MUX731。控制电路729基于译码结果生成A读出总线控制信号，其中该生成与时钟信号同步。A读总线控制信号提供关于A读总线751的数据流的指示。控制电路729将A读总线控制信号提供至读数据放大器电路Damp706、708和718，以及提供至输出数据缓冲器710。控制电路729基于译码结果生成A写总线控制信号，其中该生成与时钟信号同步。A写总线控制信号提供关于A写总线752的数据流的指示。控制电路729将A写总线控制信号提供至用作写数据缓冲器的数据放大器电路Wbuf707、709以及719，并且提供至输入数据缓冲器711。

控制电路730从时钟生成电路712接收时钟信号。控制电路730也接收来自命令译码器713的译码结果。控制电路730基于该解码结果生成读出放大器激活信号，其中该生成与时钟信号同步。控制电路730将读出放大器激活信号供应至B端口专用存储单元阵列717的读出放大器，以及供应至选择电路MUX731。控制电路730基于译码结果生成B读出总线控制信号，其中该生成与时钟信号同步。B读总线控制信号提供关于B读总线753的数据流的指示。控制电路730将B读总线控制信号提供至读数据放大器电路Damp718和720，以及提供至输出数据缓冲器722。控制电路730基于译码结果，生成B写总线控制信号，其中该生成与时钟信号同步。B写总线控制信号提供关于B写总线754的数据流的指示。控制电路730将B写总线控制信号提供至用作写数据缓冲器的数据放大器电路Wbuf 719和721，并且提供至输入数据缓冲器723。

选择电路MUX731从控制电路729和730接收读出放大器激活信号。选择电路MUX731选择读出放大器激活信号中的一个。选择电路MUX731将选择的读出放大器激活信号提供至共享存储单元阵列716。

半导体存储装置由具有多个端口的多端口DRAM实现，但是不限于此。多端口DRAM的端口可以由A端口30和B端口20实现，但是不限于此。多端口DRAM的每个端口可以连接至处理器。连接至多端口DRAM的端口的处理器可以由基带处理器10和应用处理器40实现，但是不限于此。多端口DRAM可以包括，但是不限于，控制器和内部总线。在一些情况下，控制器可以包括，但是不限于，命令译码器701和713以及控制电路729和730。在一些情况下，内部总线可以包括，但是不限于，A读总线751、A写总线752、B读总线753以及B写总线754。

图3是示出将数据从共享存储单元阵列716传输至A端口专用存储单元705的操作的时序图，其中数据传输通过A端口30的操作而执行。数据传输执行如下。在时钟信号的时钟循环处，将读命令从外部装置输入A端口30。读命令是将数据从共享存储单元阵列716中读出的命令。然后，在已经输入读命令的时钟循环的下一个时钟循环处，将写命令从外部装置输入到A端口30。写命令是将数据写入A端口专用存储单元阵列705的命令。即，通过在时钟循环处输入读命令，并且然后在下一时钟循环处输入写命令来执行数据传输。

在时刻T1处，将命令信号ACT通过A端口30的命令端子从外部装置输入。命令信号ACT将激活共享存储单元阵列716，从而允许数据从激活的共享存储单元阵列716读出，并且被写入到激活的共享存储单元阵列716中。将地址信号RowADD通过A端口30的地址端子从外部装置输入。地址信号RowADD可指定共享存储单元阵列716的行地址。命令译码器译码通过A端口30的命令端子所输入的命令信号。命令译码器701将译码结果提供至内部地址生成电路727和控制电路729。

地址锁存电路702读出通过A端口30的地址端子所输入的地址信号RowADD。地址锁存电路702将地址信号RowADD提供至内部地址生成电路727。

内部地址生成电路727基于该译码结果来译码地址信号，从而生成行地址。内部地址生成电路727将行地址提供至共享存储单元阵列716，允许对共享存储单元阵列716的行地址所指定的存储区域读和写数据。

在时刻T3处，将另一命令信号ACT通过A端口30的命令端子从外部装置输入。命令信号ACT将激活专用于A端口30的A端口专用存储单元阵列705，从而允许将数据从激活的A端口专用存储单元阵列705中读出，并且写入到激活的A端口专用存储单元阵列705中。将地址信号RowADD通过A端口30的地址端子从外部装置输入。地址信号RowADD可指定A端口专用存储单元阵列705的行地址。命令译码器701译码通过A端口30的命令端子所输入的命令信号。命令译码器701将译码结果提供至内部地址生成电路726和控制电路729。

地址锁存电路702读出已经通过A端口30的地址端子所输入的地址信号RowADD。地址锁存电路702将地址信号RowADD提供至内部地址生成电路726。

内部地址生成电路726基于该译码结果来译码地址信号，从而生成行地址。内部地址生成电路726将行地址提供至A端口专用存储单元阵列705，允许对A端口专用存储单元阵列705的行地址指定的存储区域读和写数据。

在时刻T6处，将命令信号RED通过A端口30的命令端子从外部装置输入。命令信号RED将读出共享存储单元阵列716的数据。将地址信号ColADD通过A端口30的地址端子从外部装置进入。地址信号ColADD可指定共享存储单元阵列716的列地址。命令译码器701译码已经通过A端口30的命令端子输入的命令信号。命令译码器701将译码结果提供至内部地址生成电路727和控制电路729。地址锁存电路702读出已经通过A端口30的地址端子输入的地址信号ColADD。地址锁存电路702将地址信号ColADD提供至内部地址生成电路727。内部地址生成电路727基于译码结果根据地址信号在每个时间循环处逐个提供八个列地址。

控制电路729基于该译码结果生成A读总线控制信号。控制电路729将A读总线控制信号提供至读数据放大器电路Damp718和输出数据缓冲器710，使得从共享存储单元阵列716所输出的数据通过读数据放大器电路Damp718和输出数据缓冲器710，传输至A端口30的端子DQS0a、......DQS31a。

在时刻T7处，将命令信号WRT通过A端口30的命令端子从外部装置输入。命令信号WRT将数据写入A端口专用存储单元阵列705中。将地址信号ColADD通过A端口30的地址端子从外部装置输入。地址信号ColADD可指定A端口专用存储单元阵列705的列地址。命令译码器701译码读命令和写命令，作为将数据从共享存储单元阵列716传输至A端口专用存储单元阵列705的命令。在时刻T6处，读命令将读出共享存储单元阵列716的数据。在时刻T6随后的时刻T7处，输入写命令。写命令用于将数据写入A端口专用存储单元阵列705。命令译码器701将译码结果提供至内部地址生成电路726和控制电路729。地址锁存电路702读出已经通过A端口30的地址端子输入的地址信号ColADD。地址锁存电路702将地址信号ColADD提供至内部地址生成电路726。内部地址生成电路726基于来自命令译码器701的译码结果，根据地址信号在每个时间循环处，逐个提供八个列地址。

命令译码器701识别数据传输命令，使得命令译码器701生成A读总线控制信号和A写总线控制信号。命令译码器701将A读总线控制信号提供至输出数据缓冲器710和数据缓冲器724。命令译码器701将A写总线控制信号提供至输入数据缓冲器711和数据缓冲器724。根据A读总线控制信号，输出数据缓冲器710停止，以从A读总线751读出数据，并且也停止，以将数据信号传输至属于A端口30的端子DQ0a、……DQ31a。根据A写总线控制信号，输入数据缓冲器711停止，以将数据从属于A端口30的端子DQ0a、……DQ31a读出，并且也停止，以将数据传输至A写总线752。

根据A读总线控制信号和A写总线控制信号，将从共享存储单元阵列716所读出的数据通过A读总线751传输至数据缓冲器724，使得数据缓冲器724顺序地读出数据，并且将该读出数据提供至A写总线752。

在时刻T8处，共享存储单元阵列716根据在时刻T6处已经输入的读命令来输出数据。数据缓冲器724读出已经通过读数据放大器电路Damp718传输至A读总线751的数据。数据缓冲器724将读数据提供至A写总线752。

在时刻T9处，写数据放大器电路Wbuf 709读出在先前时钟循环处已经被传输至A写总线752的数据。即，写数据放大器电路Wbuf 709根据已经在时刻T7处输入的写命令读数据。写数据放大器电路Wbuf 709将读出的数据提供至A端口专用存储单元阵列705。数据缓冲器724读出已通过A读总线751从共享存储单元阵列716传输的数据。数据放大器724将读出数据提供至A写总线752。

直至时刻T13处，将八个数据顺序地从共享存储单元阵列716输出，并且将读出的数据顺序地输入至A端口专用存储单元阵列705。A端口专用存储单元阵列705存储已经存储在共享存储单元阵列716中的八个数据。

上述处理将存储在共享存储单元阵列716中的数据传输至A端口专用存储单元阵列705。在从共享存储单元阵列716中读出该系列数据的读操作完成之前，将该系列数据写入A端口专用存储单元阵列705的写操作已经开始。即，执行顺序的读取操作，以从共享存储单元阵列716中顺序地读出该系列数据，同时执行顺序的写操作，以将顺序读取的数据顺序地写入A端口专用存储单元阵列705。如图3中所示，将先前在一个时钟循环处已经从共享存储单元阵列716中读出的数据，在该一个时钟循环的下一个时钟循环处，写入A端口专用存储单元阵列705，同时从共享存储单元阵列716中读出下一数据。在将该系列数据从共享存储单元阵列716读出的读操作完成之前，开始将该系列数据写入A端口专用存储单元阵列705的写操作，减少将存储在共享存储单元阵列716中的数据传输至A端口专用存储单元阵列705所需要的时钟循环的数目。将先前在一个时钟循环处已经从共享存储单元阵列716中读出的数据，在该一个时钟循环的下一个时钟循环处，写入A端口专用存储单元阵列705，同时从共享存储单元阵列716中读出下一数据，减少将存储在共享存储单元阵列716中的数据传输至A端口专用存储单元阵列705所需要的时钟循环的数目。随着突发长度变得更长，时钟循环的减少数目增加。上述处理允许从共享存储单元阵列716至A端口专用存储单元阵列705的有效数据传输。

上述处理将可应用于从A端口专用存储单元阵列704或705至共享存储单元阵列716的其他数据传输，以及应用于在B端口专用存储单元阵列717和共享存储单元阵列716之间的其他数据传输。

图4是示出根据现有技术包括上述双端口DRAM 70、上述基带处理器10和上述应用处理器40的数据处理系统1的示意性框图。双端口DRAM 70用作多端口DRAM。双端口DRAM 70具有两个端口，例如A端口和B端口。双端口DRAM 70通过B端口总线21连接至基带处理器10。双端口DRAM 70通过A端口总线31连接至应用处理器40。A端口总线31连接在双端口DRAM 70和应用处理器40之间。B端口总线21连接在双端口DRAM 70和基带处理器10之间。双端口DRAM 70可以包括，但是不限于，A端口专用存储单元阵列704和705、共享存储单元阵列716以及B端口专用存储单元阵列717。双端口DRAM 70可以具有，但是不限于，A端口30以及B端口20。

图4示出将数据从基带处理器10传输至应用处理器40的数据流。

在步骤(d)中，基带处理器10通过B端口总线21将数据提供至共享存储单元阵列716，使得共享存储单元阵列716存储该数据。

在步骤(e)中，应用处理器40通过A端口总线31将数据传输命令提供至双端口DRAM 70。双端口DRAM 70根据数据传输命令将数据从共享存储单元阵列716传输至A端口专用存储单元阵列705。结果，数据从基带处理器10传输至应用处理器40。在从共享存储单元阵列716读出的操作完成之前，开始执行从共享存储单元阵列716至A端口专用存储单元阵列705的数据传输。在未将数据临时存储在应用处理器40的情况下，执行从共享存储单元阵列716至A端口专用存储单元阵列705的数据传输。从共享存储单元阵列716至A端口专用存储单元阵列705的上述数据传输，能够减少用于将存储在共享存储单元阵列716中的数据传输至A端口专用存储单元阵列705所必需的时钟循环的数目。上述处理允许从共享存储单元阵列716至A端口专用存储单元阵列705的有效数据传输。

上述处理将可应用于从应用处理器40至基带处理器10的其他数据传输。

如上所述构造的双端口DRAM 70的使用，允许数据处理系统1随着接近于用于突发写数据的时钟循环而缩短数据传输时间。数据传输时间是用于在基带处理器10和应用处理器40之间进行数据传输所必需的时间。基带处理器10和应用处理器40之间的数据传输的典型示例可以包括，但不限于，将数据从共享存储单元阵列716传输至A端口专用存储单元阵列704或705或至B端口专用存储单元阵列717。基带处理器10和应用处理器40之间的数据传输的另一典型示例可以包括，但是不限于，将数据从A端口专用存储单元阵列704或705传输至共享存储单元阵列716，或从B端口专用存储单元阵列717传输至共享存储单元阵列716。

数据传输命令由突发读命令和突发写命令组成。因而，用于多端口DRAM的协议是可用的。在不作任何协议变更和修改的情况下，可应用于数据处理系统1的用于存储控制的协议是可用的。

设置在数据发送侧中的基带处理器10通过双端口DRAM 70中的共享存储单元阵列716将数据传输至应用处理器40。基带处理器10执行这种数据传输，而不阻止应用处理器40访问A端口专用存储单元阵列704或705。基带处理器10被允许执行这种数据传输，而不每次确认应用处理器40是否处于可用于接收数据的状态。这意味着基带处理器10被允许执行这种数据传输，独立于应用处理器40的状态。上述描述的这些优势能够在数据从应用处理器40传输至基带处理器10的另一情形存在。

双端口DRAM 70不仅包括分别用于A端口30和B端口20的内部地址生成电路726和728，而且也包括用于共享存储单元阵列716的内部地址生成电路727。通过A端口30和B端口20的第一个至共享存储单元阵列716的数据传输，不妨碍A端口30和B端口20的第二个访问存储单元阵列。

在未将数据传输至外部装置的情况下，能够执行至共享存储单元阵列716的数据传输。因而，外部装置能够执行其他处理，而不必等待数据传输完成，从而允许有效的数据传输。

在前述实施例中，多端口DRAM由具有两个端口的双端口DRAM70实现。DRAM的端口的数目不应受限制。一般而言，双端口DRAM 70的上述构造和处理能够应用于任何具有三或更多端口的多端口DRAM。

半导体存储装置可以由具有多个端口的多端口DRAM实现，但是不限于此。多端口DRAM的端口能够由A端口30和B端口20实现，但是不限于此。多端口DRAM的每个端口可以连接至处理器。连接至多端口DRAM的端口的处理器可以由基带处理器10和应用处理器40实现，但是不限于此。多端口DRAM可以包括，但是不限于，控制器和内部总线。在某些情形下，控制器可以包括，但是不限于，命令译码器701和713和控制电路729和730。在某些情形下，内部总线可以包括，但是不限于，A读总线751、A写总线752、B读总线753以及B写总线754。

术语“构造”用于描述装置的组件、部件和部分，该装置包括被构造和/或编程以执行预期功能的硬件和/或软件。

此外，在权利要求中表述为“装置加功能”的术语应该包括能够用于执行本发明的部分的功能的任何结构。

如在此使用的诸如“基本”“大概”“大约”的程度术语意味着被修饰词语的合理偏差量，从而最终结果没有显著改变。例如，如果该偏差不会否定它所修饰的词的意思，这些术语可以被解释为包括被修饰词语的至少±5％的偏离差。

显然本发明不限于上述实施例，而是在不背离本发明的范围和精神的条件下，可以做出修改和改变。

Claims (19)

1.一种半导体装置，包括：

多个存储单元阵列；

多个端口；

多个内部地址生成电路，用于生成所述多个存储单元阵列中的第一和第二存储单元阵列的第一和第二内部地址，所述第一内部地址指定所述第一存储单元阵列的第一区域，以及所述第二内部地址指定所述第二存储单元阵列的第二区域；以及，

控制器，用于从所述第一区域按顺序地读出一系列数据，并且在不将所述读出的系列数据传输至所述多个端口的情况下将所述读出的系列数据按顺序地写入所述第二区域。

2.根据权利要求1所述的半导体装置，其中，

在所述控制器完成从所述第一区域读出所述一系列数据的操作之前，所述控制器开始将所述读出的系列数据写入所述第二区域的操作。

3.根据权利要求1所述的半导体装置，其中，

所述内部地址生成电路从所述端口接收包括地址信号的数据传输命令，

所述多个内部地址生成电路基于所述地址信号，生成所述第一和第二内部地址，以及，

所述控制器根据所述数据传输命令来从所述第一区域按顺序地读出所述系列数据并且将所述读出的系列数据按顺序地写入所述第二区域。

4.根据权利要求1所述的半导体装置，还包括：

内部总线，通过所述内部总线，所述控制器将所述系列数据从所述第一存储单元阵列传输至所述第二存储单元阵列。

5.根据权利要求1所述的半导体装置，其中，

所述控制器在跟随在所述控制器已经读出所述数据的先前时钟循环之后的随后时钟循环时写入所述读出的数据。

6.根据权利要求3所述的半导体装置，其中，

所述多个端口中的每个具有至少一个命令端子、至少一个地址端子以及至少一个数据端子，并且，所述多个内部地址生成电路中的每个独立地从所述至少一个命令端子和所述至少一个地址端子接收所述数据传输命令。

7.根据权利要求6所述的半导体装置，其中，

所述数据传输命令包括突发读命令和突发写命令的组合，所述突发读命令和所述突发写命令被从所述至少一个命令端子和所述至少一个地址端子按顺序地输入。

8.根据权利要求7所述的半导体装置，其中，

所述控制器根据所述突发读命令来从所述第一区域按顺序地读出所述系列数据，以及，所述控制器根据所述突发写命令来将所述读出的系列数据按顺序地写入所述第二区域。

9.根据权利要求1所述的半导体装置，其中，所述多个存储单元阵列包括：

多个专用存储单元阵列，每个所述专用存储单元阵列专用于所述多个端口中的相对应的一个端口，所述专用存储单元阵列可归于所述多个内部地址生成电路中的至少一个；以及

至少一个共享存储单元阵列，其由所述多个端口共享，所述至少一个共享存储单元阵列对于所述多个内部地址生成电路的至少一个是可访问的。

10.根据权利要求9所述的半导体装置，其中，

所述控制器从所述多个专用存储单元阵列的第一个读出所述系列数据，并且将读出的所述系列数据写入所述共享存储单元阵列，并且随后，所述控制器从所述共享存储单元阵列读出所述读出的系列数据，并且将所述读出的系列数据写入所述多个专用存储单元阵列的第二个。

11.一种半导体装置，包括：

多个存储单元阵列；

多个端口；

多个内部地址生成电路，用于生成所述多个存储单元阵列中的第一和第二存储单元阵列的第一和第二内部地址，所述第一内部地址指定所述第一存储单元阵列的第一区域，以及所述第二内部地址指定所述第二存储单元阵列的第二区域；以及，

控制器，用于执行从所述第一区域按顺序地读出一系列数据以及将所述读出的系列数据按顺序地写入所述第二区域的并行的读和写操作，在所述控制器完成从所述第一区域读出所述系列数据的所述操作之前，所述控制器开始将所述读出的系列数据写入所述第二区域的所述操作。

12.根据权利要求11所述的半导体装置，其中，

所述内部地址生成电路从所述端口接收包括地址信号的数据传输命令；

所述多个内部地址生成电路基于所述地址信号来生成所述第一和第二内部地址，以及，

所述控制器根据所述数据传输命令来执行所述并行的读和写操作。

13.根据权利要求11所述的半导体装置，还包括：

内部总线，通过所述内部总线，所述控制器将所述系列数据从所述第一存储单元阵列传输至所述第二存储单元阵列。

14.根据权利要求12所述的半导体装置，其中，

所述多个端口中的每个具有至少一个命令端子、至少一个地址端子以及至少一个数据端子，并且所述多个内部地址生成电路中的每个独立地从所述至少一个命令端子和所述至少一个地址端子接收所述数据传输命令。

15.根据权利要求14所述的半导体装置，其中，

所述数据传输命令包括突发读命令和突发写命令的组合，所述突发读命令和所述突发写命令被从所述至少一个命令端子和所述至少一个地址端子按顺序地输入。

16.根据权利要求15所述的半导体装置，其中，

所述控制器根据所述突发读命令来从所述第一区域按顺序地读出所述系列数据，以及，所述控制器根据所述突发写命令来将所述读出的系列数据按顺序地写入所述第二区域。

17.根据权利要求11所述的半导体装置，其中，多个存储单元阵列包括：

多个专用存储单元阵列，每个所述专用存储单元阵列专用于所述多个端口的相对应的一个端口，所述专用存储单元阵列可归于所述多个内部地址生成电路中的至少一个；以及，

至少一个共享存储单元阵列，其由所述多个端口共享，所述至少一个共享存储单元阵列对于所述多个内部地址生成电路的至少一个是可访问的。

18.根据权利要求17所述的半导体装置，其中，

所述控制器从所述多个专用存储单元阵列的第一个读出所述系列数据，并且将所述读出的系列数据写入所述共享存储单元阵列，并且随后，所述控制器从所述共享存储单元阵列读出所述读出的系列数据，并且将所述读出的系列数据写入所述多个专用存储单元阵列的第二个。

19.一种数据处理系统，包括：

多个存储单元阵列；

多个端口；

多个处理器，每个所述处理器耦合到所述多个端口的相对应的一个；

多个内部地址生成电路，用于从所述处理器通过所述端口来接收包括地址信号的数据传输命令，所述内部地址生成电路生成所述多个存储单元阵列中的第一和第二存储单元阵列的第一和第二内部地址，所述第一内部地址指定所述第一存储单元阵列的第一区域，以及所述第二内部地址指定所述第二存储单元阵列的第二区域；以及，

控制器，根据所述数据传输命令来从所述第一区域按顺序地读出一系列数据并且将所述读出的系列数据按顺序地写入所述第二区域，而不将所述读出的系列数据传输至所述多个端口，在所述控制器完成从所述第一区域读出所述一系列数据的操作之前，所述控制器开始将所述读出的系列数据写入所述第二区域的操作。

Images