CN1237459C - 多处理器设备中的非易失性存储器装置和方法 - Google Patents

多处理器设备中的非易失性存储器装置和方法 Download PDF

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Abstract

本发明涉及具有共用的非易失性存储器的多处理器装置结构和这种存储器的访问控制的设计方案，特别涉及被嵌入或集成到如在移动电话、PDA或膝上型计算机中使用的电路(IC)中的那些存储器。为了降低功率消耗，处理器时钟速率常常根据当前的性能要求而变化。分享非易失性存储器的处理器的不同时钟速率导致后者相对长的读取访问时间，这是因为从存储器读取数据的特定微处理器通常在数据可用之前被暂停。当使用双端口或多端口非易失性存储器和多个异步时钟时，因为在这些端口之间的时钟同步是必需的，所以访问时间甚至更长。本发明通过提供多个等待定时器来克服上述问题，最好一个等待定时器专用于一个处理器，优选地每个等待定时器与其有关的处理器同步地进行定时，这大大地缩短访问时间并因此改善了整体性能而无功率损失。

Description

多处理器设备中的非易失性存储器装置和方法
技术领域
本发明一般涉及便携式微处理器应用，如移动电话、PDA或膝上型计算机，它们通常由电池供电，并因此要求以低功耗提供高的处理性能。常常通过根据系统当前的性能要求改变处理器的时钟速率来实现必要的功率节省。除此以外，时常通过在移动电话中提供多个处理器，例如几个微控制器和/或DSP，以改善这样设备的性能。这样的装备有多处理器的设备常常使用共用存储器装置来提供处理器之间的通信以及共用资源。
背景技术
当使用非易失性存储器，例如，闪烁(flash)存储器作为共用存储器时，后者的相对较长的读取时间(一般在40-80ns的范围内)对于整个多处理器设备的工作速度而言是一个决定性的限制，因为各个从存储器取出数据的微处理器通常在数据可用之前是停止的。在具有双端口或多端口非易失性存储器和多个异步时钟的系统中，因为在端口之间的时钟必须同步，所以访问时间甚至更长。
因此，通过优化处理器/存储器同步减少这些访问时间可以显著地改善整个装有多处理器的设备的功能。
然而，这种非易失性存储器与一个或多个微处理器的同步是无论如何不容易实现的，且会导致某些问题，在这样一种装置呈现预期的优点以前必须解决这些问题。问题之一是无论何时需要同步，就发生时间延迟。由于时间延迟是由已知的成分和未知的成分组成的，所以时间延迟是不确定的，这个事实使问题进一步复杂化。
Khan等人在US专利5302452中描述了一种个人计算机系统，具有以不同频率驱动的一个单个微处理器和一个总线控制器。然而，此专利并未公开或阐述如何处理具有多处理器和特别地具有非易失性或闪烁存储器的装置结构。
在US专利5247642中Kadlec等人公开了另一种明显有某些关联的设备。该专利示出如何确定一个存储器地址的超高速缓存能力，以使等待状态缩减到零。一种具有超高速缓冲存储器和与其紧耦合、相关联的主存储器的单个微处理器被公开。为了改善与所谓的“零等待状态设备”(如一种外部的数学协处理器或主存储器)的合作，提供一个快速确定电路，用于根据被寻址的设备实现超高速缓存使能信号的有选择的产生。虽然Kadlec等人公开了一种具有一个以上(微)处理器和一个共用存储器的装置结构，但是并没有提示如何实现或处理一种包含具有其特别限制的非易失性或闪烁存储器的装置结构。所选取的解决方案(即，超高速缓存能力确定)也是非常特定的，并且不可适用于其他的环境，肯定也不适用于包含非易失性或闪烁存储器的多处理器装置结构。
附图说明
现在本发明对于在具有非易失性或闪烁存储器的多处理器设备中访问速度不够的问题提供重大的改进。以下将通过一种实施方案以及附图从一个具体的方案开始描述本发明及其解决上述问题的方法，其中：
图1是一种由在两个时钟域中的两个CPU共用的非易失性或闪烁存储器；
图2是一个用于共用非易失性存储器的仲裁和同步；
图3是依据本发明的一种具有专用等待定时器的共用非易失性存储器系统；和
图4是依据本发明的一种具有专用等待定时器的共用存储器系统的定时。
具体实施方式
原则上，本发明主要通过使多个微处理器和一个或多个有关的非易失性或闪烁存储器之间的同步最佳化来提供所希望的改进。本发明保证存储器访问和同步延时始终是最佳的，并且与相应的微处理器的时钟速率无关，从而得到30％或更多的极好的平均性能改善。
图1示出一种具有CPU A和CPU B的双处理器系统。在仲裁以后，两个CPU通过一个多路复用器访问非易失性存储器阵列，在这里是闪烁存储器阵列。在本例中，CPU B和存储器仲裁器利用信号CLK_B来计时，而CPU A利用CLK_A来计时，如图所示。利用标记为AccessArbitration(访问仲裁)的一个同步访问仲裁器完成仲裁，其根据仲裁算法允许访问CPU A或CPU B。一个等待定时器确定其有效工作端口上的存储数据何时可获得。这种情况分别通过信号RDY_A或RDY_B指示给有关的CPU。因为CPU A与访问仲裁器不同地进行定时，所以到达或来自CPU A的信号在它们可以被处理以前必须首先被同步。利用一个标为SYNC的独立的同步器在每个方向中处理这种同步，一个方向用于上面提到的当同步时变成SRDY_A的信号RDY_A，而另一个方向用于从CPU_A到访问仲裁器的信号。
图2示出根据图1的一个共用闪烁存储器中的仲裁和同步过程。假定，CPU A的时钟A(信号CLK_A)的运行速率比CPU B的时钟B(信号CLK_B)的速率高。信号CS_A表示CPU A想要访问闪烁存储器。如果在闪烁存储器上没有其他的活动，仲裁器准许CPU A访问此存储器。一旦GNT_A信号被激活，就利用适当的CPU A地址对存储器阵列进行寻址，并且在时间TaccFlash之后，将此数据提供给CPU A。Flash_DATA是从闪烁或非易失性存储器中传送的数据。用于CPU A的数据可用指示器是由等待定时器控制的RDY_A信号。在CPU A可以继续它的循环周期之前，信号RDY_A首先必须与信号CLK_A同步，这需要同步时间Tsync。因为，在本例中，等待计数器由CPU B进行定时，所以所需的等待周期数为TaccFlash/Tclkb。
因而，在GNT_A之后计算的CPU A的总存储器访问时间为
Tsync+waitcnt*Tclkb，
并且此访问时间不包括仲裁所需的时间。
以下的等式确定CPU A的最小时间延迟：
taccCPUmin＝Tsyncmin+waitcnt*Tclkb
          ＝Tclka+(TaccFlash/Tclkb)*Tclkb
最大时间延迟是：
taccCPUmin＝Tsyncmax+waitcnt*Tclkb
          ＝2Tclka+(TaccFlash/Tclkb)*Tclkb
其结果就是，总的CPU访问时间取决于两个CPU(即，CLK_A和CLK_B)的时钟速率。例如，如果，CLK_B被设置成比CPU A的CLK_A慢得多-这可能对节省CPU B中的功率有意义-则CPU A的性能受损失，反过来也一样，这都是不希望的，因为这减慢了闪烁存储器的工作。
图2也示出Tsync只在等待状态被等待计数器确定以后再开始，引起CPU A的附加延时。
很明显，上述的系统展示出某些不希望的结果：
系统的性能在很大程度上取决于时钟速率及其关系或相互之间的依赖性。换句话说，即使一个CPU是不活动的，此CPU的时钟速率也影响其他CPU对闪烁或其他非易失性存储器的访问时间。
用于两个CPU的等待状态插入解决方案一般是系统中最慢时钟的等待状态插入解决方案。
由于必要的同步，“相对的”时钟域的一个处理器接收附加的延时。
在具有双端口或多端口非易失性存储器和多个异步时钟的系统中，由于在端口之间的时钟同步是必要的，所以访问时间将更长。
对于所有以上的问题，本发明提供一种解决方案。实质上，依据本发明的改进是以下的主要措施的结果：
每个CPU有它自己的等待定时器，这个等待定时器利用本地的CPU时钟来定时。
只要允许一个特定端口的仲裁，就触发等待定时器。对该允许信号已经实现同步。因为最小同步延时对于此系统来说是已知的，所以可以从等待计数中导出此延时，因而导致额外的时间节省。等待定时器通过对有关的处理器的时钟周期进行计数而产生等待时间。因为一个成分(即，以上提到的同步延时的“已知成分”)是已知的，所以它可以被考虑为总的等待时间的一部分且等待计数可以被缩短这个已知延时的量，这就进一步改进了依据本发明的设计方案的功能。
图4示出一种依据本发明的具有专用等待定时器的共用非易失性或闪烁存储器的仲裁和同步过程。假定时钟A运行的速率CLK_A比时钟B的CLK_B高，如图所示。信号CS_A表示CPU A想要访问存储器。如果没有其他的存储器活动，则仲裁器准许CPU A进行这次访问。只要GNT_A信号被激活，就利用CPU A的地址对存储器寻址，并且在时间TaccFlash之后，将数据提供给CPU A。
信号GNT_A与时钟A(即，信号CLK_A)同步并触发等待定时器A，如图3所示。因为同步已经在信号GNT_A的时间上开始，如果这个访问时间大于同步时间，则存储器访问时间与同步时间重叠。通常是后面这种情况。因为等待定时器A利用CLK_A来定时，RDY_A信号可立即被用于传送CPU A的执行控制信号，以继续其循环周期。
信号GNT_A与信号CLK_A的同步需要时间Tsync。因为最小同步延时被称为一个Tclka周期，所以这个延时可立即被推导出。因此，所需的等待周期数可被计算为：
(TaccFlash/Tclka)-1
用于CPU A的总的存储器访问时间为：
(1-2)Tclka+(TaccFlash-1)*Tclka
(这是在信号GNT_A成为有效并且不包括仲裁时间的基础上计算的)。
以下的等式确定在图4所示的实施方案中用于CPU A的最小时间延迟：
tacccPUmin＝Tsyncmin+waitcnt*Tclka
          ＝Tclka+(TaccFlash/Tclka-1)*Tclka
用于CPU A的最大时间延迟是：
taccCPUmax＝Tsyncmax+waitcnt*Tclka
          ＝2Tclka+(TaccFlash/Tclka)*Tclka
此结果表明：CPU A的总的访问时间与时钟B的信号CLK_B无关。这个结果有以下的优点：
对其他的或“相对的”时钟域的同步已在准许阶段(grant level)(即，在数据可用之前)已经完成。因为同步的最小延时对于系统来说是已知的，所以可以在开始阶段(即，在等待定时器上)推断出此延时。
如果时钟频率差别很大，则没有时间被浪费掉，因为被插入的等待状态的坐标网格(grid)对于两个处理器来说是同步的。
存储器访问性能与任一个系统时钟都无关。
下面是利用共用等待定时器与依据本发明利用专用等待定时器的插入的等待状态的对照表。新的同步方案的好处是非常明显的。作为例子，选取时钟A(信号CLK_A)的频率为26MHz，而时钟B(信号CLK_B)利用13、26或39MHz运行。三个列列出用于内置的非易失性或闪烁存储器的一般访问时间，分别为40ns、60ns或80ns。通常这些存储器访问时间取决于存储器的供电电压。该表示出CPU A为了存储器读取而必须插入的等待周期的数量。可以看到，使用两个专用等待定时器的新方法至少节省用于CPU A的一个等待状态。当CPU B运行的频率比CPU A低，并且如果存储器的访问时间长，此优势更为明显。在这种情况下，可以节省两个或者甚至三个等待周期。总的说来，结果是平均性能改善30％，这无需进一步说明。
下表示出在共用的和专用的等待定时器之间的比较，其中固定的时钟A(CLK_A)的频率是26MHz，而时钟B的频率是变化的，并且存储器访问时间以Tclka为单位进行变化，也就是“3-4”代表“3-4Tclka”。
  CLK B频率   等待定时器   存储器访问时间
  40ns   60ns   80ns
  13MHz   共用的   3-4   3-4   5-6
  专用的   2-3   2-3   3-4
  26MHz   共用的   3-4   3-4   4-5
  专用的   2   2-3   3-4
  39MHz   共用的   3-4   3-4   4-5
  专用的   2-3   2-3   3-4
本发明可以特别有益地应用到其中需要非易失性存储器和微处理器高度集成的装置结构中，如应用于移动电话、个人数字助理、GPS系统、汽车导航设备等，并且虽然本发明只在一个单独的实施方案中示出，但本领域的技术人员将能够依据以上描述的原理引入修改和变更而不偏离本发明的要旨和所附的权利要求书的范围。

Claims (10)

1.一种多处理器设备，具有：多个处理器和至少一个共用的非易失性存储器，其中非易失性存储器嵌入在集成电路中；访问仲裁装置与同步装置，用于控制两个或多个所述处理器对共用存储器的访问，其特征在于，
多个定时器装置，每个定时器装置专用于共用所述存储器的每个所述处理器，
每个所述定时器装置与有关的处理器的系统时钟同步地进行定时。
2.如权利要求1的多处理器设备，还包括多路复用器，用于在仲裁装置的控制下为每个处理器提供对共用存储器的访问。
3.如权利要求1或2的多处理器设备，其中
每个处理器具有专用的系统时钟，和
与所述处理器有关的至少一个专用的定时器装置被直接地耦合到所述处理器的系统时钟和/或利用所述处理器的系统时钟来驱动。
4.如权利要求1或2的多处理器设备，其中只要仲裁装置对于所希望的对所述存储器的访问提供允许信号，就由所述定时器装置产生就绪信号，并将所述就绪信号发送给有关的处理器。
5.如权利要求1或2的多处理器设备，其中访问仲裁装置直接地或者通过有关的同步装置被耦合到每个定时器装置。
6.一种用于使具有不同时钟速率的多个微处理器和由两个或多个所述微处理器共用的一个或多个非易失性存储器之间的同步最佳化的方法，其中由仲裁装置来控制存储器访问，其特征在于
通过使用专用于每个处理器的单独定时器，保证为每个所述微处理器提供单独的等待计数，
利用来自所述仲裁器的允许信号来触发每个所述等待计数，和
为每个所述微处理器单独地同步存储器访问。
7.如权利要求6的方法，其中存储器访问的同步与来自仲裁器的允许信号同时地开始，与存储器访问时间重叠。
8.如权利要求6或7的方法，其中只要对于特定存储器或存储器的特定端口允许仲裁，就触发等待计数。
9.如权利要求8的方法，其中在对于特定存储器或存储器的特定端口来说允许仲裁时触发等待计数之前，从所述等待计数中推断出预定的同步延时。
10.一种用于控制具有不同时钟速率的多个处理器对至少一个共用的非易失性存储器的访问的方法，由仲裁和同步装置来控制存储器访问，其特征在于
提供专用于每个处理器的访问控制计数器，
使每个所述专用计数器与每个所述处理器同步，
由所述仲裁装置触发每个所述计数器，和
为每个所述处理器单独地同步存储器访问。
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