JPH09102808A - 相手方メモリを用いた二つのプロセッサ間の非同期直列通信用送受信装置 - Google Patents

相手方メモリを用いた二つのプロセッサ間の非同期直列通信用送受信装置

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JPH09102808A
JPH09102808A JP8096824A JP9682496A JPH09102808A JP H09102808 A JPH09102808 A JP H09102808A JP 8096824 A JP8096824 A JP 8096824A JP 9682496 A JP9682496 A JP 9682496A JP H09102808 A JPH09102808 A JP H09102808A
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Abstract

(57)【要約】 【課題】 並列通信のように相手方プロセッサデータを
読み書きでき、直列通信のように少数のラインドライバ
ーで済み遠距離伝送も可能とする。 【解決手段】 チップ選択、読取、書込の各信号を入力
するレジスタ1 〜3 と、レジスタ1 〜3 出力を入力しプ
ロセッサB にデータ伝送するドライバー14に出力するレ
ジスタ11と、レジスタ11入力データを同時入力しパリテ
ィをレジスタ11に出力する発生器8 と、レジスタ1 、CP
UCLKを入力する第1 カウンタと、前記データ値を入力し
時間遅延、プロセッサA にリセット信号を出力し、その
値を第1 カウンタに出力するレジスタ4 と、レジスタ4
、レジスタ12に同時出力するレジスタ11と、レシー
ブ15出力を入力する検出器13と、レジスタ12、検出器
13出力の入力でエラー信号をプロセッサA に出力する第
2 論理ゲートと、第1 、2 カウンタ出力を入力しウェイ
ト信号をプロセッサA に出力する第1 論理ゲートとを含
む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は通信システムにおい
て相手方のメモリを用いて二つのプロセッサ間の非同期
直列通信方法でデータを伝送する時に使用する装置に関
するもので、特に相手方のメモリを用いる時にウェイト
(wait)方式を用いた装置に関するものである。
【0002】
【従来の技術】従来、プロセッサ間にデータを伝送する
時、直列通信又は並列通信をしてきた。しかし、直列通
信の場合には少数のラインで遠距離までデータを伝送し
得る利点があるが、伝送速度の制限があるためその使用
が制限される欠点があった。一方、並列通信の場合には
伝送速度が直列通信より速くその使用が便利である反
面、多数の電線ラインが必要であり、遠距離まで伝送す
る時に多くのドライバーが必要である欠点があった。
【0003】一方、相手方メモリを用いた二つのプロセ
ッサ間の非同期直列通信用送受信装置にはインタラプト
(interrupt )信号を用いた方法がある。
【0004】
【発明が解決しようとする課題】しかしながら、前記イ
ンタラプトを用いた方式は、相手方とのデータ伝送が頻
繁に行われる場合はインタラプトによるオーバーヘッド
(overhead)のプロセシング機能が必要であるので寧ろ
性能が減少する問題点がある。
【0005】又、非同期直列通信を用いる技術として米
国特許第5388091号が提案されたが、これは主に
電子制御装置の特性をチェッキングする試験装置に使用
されるもので、相手方メモリを使用する技術は提示され
なかった。
【0006】本発明は前述した従来の問題点を解決する
ためのもので、並列通信のように相手方プロセスの所望
アドレスのデータを書き込むか読み取ることができ、か
つ直列通信のように少数のラインと少数のドライバーで
済み、遠距離にもデータを伝送し得るようにしたもので
ある。
【0007】
【課題を解決するための手段】本発明の相手方メモリを
用いた二つのプロセッサ間の非同期直列通信用送受信装
置にあっては、プロセッサBとデータ送/受信のための
チップ選択信号、読取信号、書込信号、アドレス信号、
データ信号、中央処理装置クロック信号を選択的に発生
し、リセット信号、ウェイト信号、エラー信号を入力す
るプロセッサAと、前記プロセッサAの前記チップ選択
信号、前記読取信号、前記書込信号をそれぞれ選択的に
入力する、モードレジスタ、アドレスレジスタ、及び送
信データレジスタと、前記モードレジスタ、前記アドレ
スレジスタ、及び前記送信データレジスタそれぞれの出
力と外部から供給されるクロックを入力して、前記プロ
セッサBにデータを伝送するためのラインドライバーに
対して出力する並列/直列レジスタと、前記並列/直列
レジスタが入力するデータを同時に入力し、パリティを
発生してこれを前記並列/直列レジスタに出力するパリ
ティ発生器と、前記モードレジスタ及び前記中央処理装
置クロックからの信号を入力する第1カウンタと、前記
入力されるデータ値を選択的に入力して時間遅延及び前
記プロセッサAに前記リセット信号を出力し、且つその
値を前記第1カウンタに出力するウェイトレジスタと、
前記プロセッサBのデータを前記プロセッサAに伝送す
るためのラインレシーブと、前記ウェイトレジスタに信
号を選択的に出力すると同時にパリティチェックレジス
タに出力する直列/並列レジスタと、前記ラインレシー
ブの出力信号と前記クロックを入力するエラーパターン
検出器と、前記パリティチェックレジスタ及び前記エラ
ーパターン検出器から入力した値によって前記エラー信
号を発生して前記プロセッサAに出力する第2論理ゲー
トと、前記第1カウンタ及び第2カウンタの出力をそれ
ぞれ入力として前記ウェイト信号を前記プロセッサAに
出力する第1論理ゲートと、を含んで構成する。
【0008】好ましくは、前記プロセッサAから前記プ
ロセッサBにデータを書き込もうとする場合には、前記
プロセッサAで、前記チップ選択信号、前記書込信号を
‘ロー’状態にし、アドレスが送/受信データ領域の中
にある時、前記モードレジスタに書込モード値が入力さ
れるようにし、同時にアドレスラインにある値が前記ア
ドレスレジスタに入力され、データラインにある値が前
記送信データレジスタに入力されるようにすることによ
り、前記プロセッサAのCPU速度がアクセスタイミン
グより速い時はウェイトすべき前記中央処理装置クロッ
クの数をウェイトレジスタ領域にして、前記ウェイトレ
ジスタに入力し、前記ウェイトレジスタのリセット値が
最大値となるようにし、前記ウェイトレジスタの値だけ
遅延されて前記アドレスレジスタ及び前記送信データレ
ジスタに入力されると、前記並列/直列レジスタにより
前記モードレジスタ、前記アドレスレジスタ、及び前記
送信データレジスタの順にレジスタの並列値が直列値に
変換され前記ラインドライバーの信号として出力される
ようにする。
【0009】このとき、前記並列/直列レジスタに入る
入力データは同時に前記パリティ発生器に入力されてパ
リティを生成し、このパリティが前記並列/直列レジス
タのパリティ入力端に入力され、前記並列/直列レジス
タから出力されたデータは遠距離までドライブするた
め、前記ラインドライバーによって前記プロセッサBに
伝送することが好ましい。
【0010】また好ましくは、前記プロセッサAが前記
プロセッサBのデータを読み取ろうとする場合には、前
記プロセッサAで前記チップ選択信号、前記読取信号を
‘ロー’状態にし、アドレスが送/受信データ領域の中
にある時、前記モードレジスタに読取モード値が入力さ
れるようにし、同時にアドレスラインにある値が前記ア
ドレスレジスタに入力されるようにし、データラインに
ある値が前記送信データレジスタに入力されるように
し、前記ウェイト信号は前記ウェイトレジスタの値とは
かかわらず‘ロー’にして、前記ラインレシーブの信号
が前記ラインレシーブを介して出力されるようにし、前
記ラインレシーブの信号が正常状態である時、スタート
ビットを前記第2カウンタに入力して、前記ラインレシ
ーブの信号が前記直列/並列レジスタに入力されて並列
データがすべて出力される時、前記ウェイト信号を‘ロ
ー’から‘ハイ’にし、データラインに載せられた値を
前記プロセッサAが読むようにする。
【0011】このとき、前記直列/並列レジスタから出
力された並列データが前記パリティチェックレジスタを
通じてパリティをチェックした時、パリティエラーの発
生時に第2論理ゲートを通じて前記エラー信号を‘ロ
ー’にし、前記ラインレシーブから出力されたRXDが
エラーパターンを有する時、前記エラーパターン検出器
でエラーをチェックし、前記第2論理ゲートを通じて前
記エラー信号を‘ロー’にすることによりエラーを検出
し得るようにすることが好ましい。
【0012】
【発明の実施の形態】以下、添付図面に基づいて本発明
を詳細に説明する。
【0013】図1は本発明による相手方メモリを用いた
二つのプロセッサA,B間の非同期直列通信用送受信装
置のブロック構成図で、本装置は、モードレジスタ1
と、アドレスレジスタ2と、送信データレジスタ3と、
ウェイトレジスタ4と、第1論理ゲート5と、第1カウ
ンタ6と、第2カウンタ7と、パリティ発生器8と、第
2論理ゲート9と、並列/直列レジスタ10と、直列/
並列レジスタ11と、パリティチェックレジスタ12
と、エラーパターン検出器13と、ラインドライバー1
4と、ラインレシーブ15とを含んで構成する。
【0014】前記各構成要素を説明すると、プロセッサ
Aは、プロセッサBとデータ送/受信のためのチップ選
択信号/CS、読取信号/RD、書込信号/WR、アド
レス信号ADDRESS、データ信号DATA、中央処
理装置クロックCPUCLK信号を選択的に発生し、リ
セット信号/RESET、ウェイト信号/WAIT、エ
ラー信号ERRを入力するものである。モードレジスタ
1、アドレスレジスタ2、及び送信データレジスタ3
は、プロセッサAのチップ選択信号/CS、読取信号/
RD、書込信号/WDをそれぞれ選択的に入力するもの
である。
【0015】並列/直列レジスタ10は、モードレジス
タ1、アドレスレジスタ2、送信データレジスタ3それ
ぞれの出力と外部から供給されるクロックCLKを入力
して、プロセッサBにデータを伝送するためのラインド
ライバー14に対して出力するものである。パリティ発
生器8は、並列/直列レジスタ10が入力するデータを
同時に入力し、パリティを発生してこれを並列/直列レ
ジスタ10に出力するものである。ウェイトレジスタ4
は、前記入力されるデータ値を選択的に入力して時間遅
延及びプロセッサAにリセット信号/RESETを出力
し、その値を第1カウンタ6に出力するものである。
【0016】ラインレシーブ15はプロセッサBのデー
タをプロセッサAに伝送するものである。パリティチェ
ックレジスタ12は、ラインレシーブ15のデータを入
力して、エラーパターン検出器13から信号を入力する
第2論理ゲート9に対して出力するものである。直列/
並列レジスタ11は、ウェイトレジスタ4に信号を選択
的に出力すると同時にパリティチェックレジスタ12に
出力するものである。
【0017】エラーパターン検出器13は、ラインレシ
ーブ15の出力信号とクロックCLKを入力して第2論
理ゲート9に出力するものである。
【0018】第2論理ゲート9は、パリティチェックレ
ジスタ12、エラーパターン検出器13から入力した値
によってエラー信号/ERRを発生してプロセッサAに
出力するものである。第1カウンタ6は、モードレジス
タ1と、ウェイトレジスタ4の出力と中央処理装置クロ
ックCPUCLK信号を入力して第1論理ゲート5に出
力するものである。第1論理ゲート5は、第1カウンタ
6、第2カウンタ7の出力をそれぞれ入力としてウェイ
ト信号/WAITをプロセッサAに出力するものであ
る。
【0019】図2は相手方メモリを用いた二つのプロセ
ッサ間の非同期直列通信用送受信装置のモード設定アド
レスを示す構造図で、図1のモードレジスタ1に入力さ
れるアドレスと、読み取る時の信号/RDと、書き込む
時の信号/WRによって決められるモードアドレス領域
である。即ち、送信/WR=0及び受信/RD=0のデ
ータ領域21と、ウェイトレジスタ領域22と、モード
0領域23−0からモードn領域23−nまでの領域と
から構成される。
【0020】図3は図1のプロセッサBと本発明の装置
間のデータフォーマットを示す構造図で、Aは書込WR
ITE時のラインドライバー信号TXDデータフォーマ
ットを示す構造図であり、Bは読取READ時のライン
ドライバー信号TXDデータフォーマットを示す構造図
であり、CはモードMODE利用時のラインドライバー
信号TXDデータフォーマットを示す構造図であり、D
は正常状態時のラインレシーブRXDデータフォーマッ
トを示す構造図であり、Eはラインドライバー信号TX
Dのパリティエラー時のラインレシーブRXDデータフ
ォーマットを示す構造図である。
【0021】即ち、前記各場合において、最初スタート
ビット入力後、Aのように書込WRITE時のラインド
ライバー信号TXDデータフォーマットはモードとアド
レスとデータとパリティビットが順次現れ、Bのように
読取READ時のラインドライバー信号TXDデータフ
ォーマットはモードとアドレスとパリティビットが順次
現れ、CのようにモードMODE利用時のラインドライ
バー信号TXDデータフォーマットはモードとパリティ
ビットが順次に現れ、Dのように正常状態時のラインレ
シーブ信号RXDデータフォーマットはデータとパリテ
ィビットが順次に現れ、Eのようにラインドライバー信
号TXDのパリティエラー時のラインレシーブ信号RX
Dデータフォーマットはエラーパターンが現れる。
【0022】図4は図1のプロセッサAがプロセッサB
にデータを書き込む場合、プロセッサと本発明の装置と
の間でなる信号らのタイミング図で、中央処理装置クロ
ックCPUCLK信号の変化によるチップ選択信号/C
S、書込信号/WR、アドレス信号ADDRESS、デ
ータ信号DATA、ウェイト信号/WAITのレベル変
化を示す。ここで、ADDRESSとDATAのタイミ
ング図の中央下端部の矩形で表現される部分はそれぞれ
有用なアドレス領域と有用なデータ領域を示す。
【0023】図5は図1のプロセッサAがプロセッサB
のデータを読み取る場合、プロセッサAとプロセッサB
との間でなる信号らのタイミング図で、CLKの変化に
よる/CS、/RD、ADRESS、DATA、RX
D、/WAITのレベル変化を示す。
【0024】図1のプロセッサAからプロセッサBにデ
ータを書き込もうとする場合には、先ずプロセッサA
で、図4のタイミング図のように、/CS、/WRが
‘ロー’状態になり、アドレスが図2の送/受信データ
領域21の中にある時、モードレジスタ1にWRITE
モード値が入力され、同時にアドレスラインにある値が
アドレスレジスタ2に入力され、データラインにある値
が送信データレジスタ3に入力される。仮に、プロセッ
サAのCPU速度が本発明の装置のアクセスタイミング
より速い時はウェイトすべきCPUCLKの数を図2の
ウェイトレジスタ領域22にし、図1のウェイトレジス
タ4に入力する。このウェイトレジスタ4のリセット値
はこのレジスタの最大値となる。
【0025】このウェイトレジスタ4の値だけ遅延され
てアドレスレジスタ2、送信データレジスタ3に入力さ
れると、並列/直列レジスタ10により図3のWRIT
E時のTXDAのフォーマットのようにモードレジスタ
1、アドレスレジスタ2、データレジスタ3の順にレジ
スタの並列値が直列値TXDになって出力される。この
際に、並列/直列レジスタ10に入る入力データは同時
にパリティ発生器8に入力されてパリティを生成し、こ
のパリティは並列/直列レジスタ10のパリティ入力端
に入力される。この並列/直列レジスタ10から出力さ
れたデータは遠距離までドライブするため、ラインドラ
イバー14を使用して送られる。
【0026】一方、プロセッサAがプロセッサBのデー
タを読み取ろうとする場合には、先ずプロセッサAで、
図5のタイミング図のように、/CS、/RDが‘ロ
ー’状態になり、アドレスが図2の送/受信データ領域
の中にある時、モードレジスタ1にREADモード値が
入力され、同時にアドレスラインにある値がアドレスレ
ジスタ2に入力され、データラインにある値が送信デー
タレジスタ3に入力される。この際に、ウェイト信号は
ウェイトレジスタ4の値とはかかわらず一旦‘ロー’に
なり、図5のRXD信号がラインレシーブ15を介して
出力され、このRXDが図3の正常状態である時、RX
DDのフォーマットを有する時、スタートビットが図1
の第2カウンタ7に入力され、前記RXDが直列/並列
レジスタ11に入力されて並列データがすべて消される
時は/WAIT信号を‘ロー’から‘ハイ’にする。こ
の際に、データラインに載せられた値をプロセッサAが
読んでいくことになる。
【0027】仮に、直列/並列レジスタ11から出力さ
れた並列データがパリティチェックレジスタ12を通じ
てパリティをチェックした時、パリティエラーの発生時
に第2論理ゲート9を通じて/ERR信号を‘ロー’に
する。そして、ラインレシーブ15から出力されたRX
Dがエラーパターンを有する時、エラーパターン検出器
13でエラーをチェックし、第2論理ゲート9を通じて
/ERR信号を‘ロー’にする。
【0028】前記READ又はWRITE時以外に他の
モードを使用する時は、図3のモードMODEの利用
時、TXDCのフォーマットを送る。これは前記WRI
TEモードに類似し、アドレス領域は図2のモード領域
中の所望モードである。
【0029】
【発明の効果】前述したように、本発明はデュアルポー
トラムDPRAMを用いた非同期直列通信方式で、少数
本のラインで構成され、これに必要なドライバーの減少
による経済的な効果があるだけでなく、物理的使用の便
利性を有している。又、相手方デュアルポートラムを自
身のメモリのように使用し得る並列通信方法の論理的便
利性を提供する。
【0030】又、インタラプト信号を用いる時の問題点
を解決するため、ウェイト信号を用いて相手方とのデー
タ伝送を頻繁に行う場合にはインタラプトによるオーバ
ーヘッドのプロセシング機能が不必要であるという利点
がある。
【図面の簡単な説明】
【図1】本発明の相手方メモリを用いた二つのプロセッ
サ間の非同期直列通信用送受信装置のブロック構成図で
ある。
【図2】相手方メモリを用いた二つのプロセッサ間の非
同期直列通信用送受信装置のモード設定アドレスを示す
構造図である。
【図3】図1のプロセッサBと本発明の装置間のデータ
フォーマットを示す構造図である。
【図4】図1のプロセッサAがプロセッサBにデータを
書き込む場合に、プロセッサAと本発明の装置との間で
やりとりされる信号のタイミング図である。
【図5】図1のプロセッサAがプロセッサBのデータを
読み取る場合に、プロセッサAとプロセッサBとの間で
やりとりされる信号のタイミング図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 プロセッサBとデータ送/受信のための
    チップ選択信号(/CS)、読取信号(/RD)、書込
    信号(/WR)、アドレス信号(ADDRESS)、デ
    ータ信号(DATA)、中央処理装置クロック(CPU
    CLK)信号を選択的に発生し、リセット信号(/RE
    SET)、ウェイト信号(/WAIT)、エラー信号
    (/ERR)を入力するプロセッサAと、 前記プロセッサAの前記チップ選択信号(/CS)、前
    記読取信号(/RD)、前記書込信号(/WD)をそれ
    ぞれ選択的に入力する、モードレジスタ(1)、アドレ
    スレジスタ(2)、及び送信データレジスタ(3)と、 前記モードレジスタ(1)、前記アドレスレジスタ
    (2)、及び前記送信データレジスタ(3)それぞれの
    出力と外部から供給されるクロック(CLK)を入力し
    て、前記プロセッサBにデータを伝送するためのライン
    ドライバー(14)に対して出力する並列/直列レジス
    タ(10)と、 前記並列/直列レジスタ(10)が入力するデータを同
    時に入力し、パリティを発生してこれを前記並列/直列
    レジスタ(10)に出力するパリティ発生器(8)と、 前記モードレジスタ(1)及び前記中央処理装置クロッ
    ク(CPUCLK)からの信号を入力する第1カウンタ
    (6)と、 前記入力されるデータ値を選択的に入力して時間遅延及
    び前記プロセッサAに前記リセット信号(/RESE
    T)を出力し、且つその値を前記第1カウンタ(6)に
    出力するウェイトレジスタ(4)と、 前記プロセッサBのデータを前記プロセッサAに伝送す
    るためのラインレシーブ(15)と、 前記ウェイトレジスタ(4)に信号を選択的に出力する
    と同時にパリティチェックレジスタ(12)に出力する
    直列/並列レジスタ(11)と、 前記ラインレシーブ(15)の出力信号と前記クロック
    (CLK)を入力するエラーパターン検出器(13)
    と、 前記パリティチェックレジスタ(12)及び前記エラー
    パターン検出器(13)から入力した値によって前記エ
    ラー信号(/ERR)を発生して前記プロセッサAに出
    力する第2論理ゲート(9)と、 前記第1カウンタ(6)及び第2カウンタ(7)の出力
    をそれぞれ入力として前記ウェイト信号(/WAIT)
    を前記プロセッサAに出力する第1論理ゲート(5)
    と、 を含んでなることを特徴とする相手方メモリを用いた二
    つのプロセッサ間の非同期直列通信用送受信装置。
  2. 【請求項2】 前記プロセッサAから前記プロセッサB
    にデータを書き込もうとする場合には、前記プロセッサ
    Aで、前記チップ選択信号(/CS)、前記書込信号
    (/WR)を‘ロー’状態にし、アドレス(ADDRE
    SS)が送/受信データ領域の中にある時、前記モード
    レジスタ(1)に書込(WRITE)モード値が入力さ
    れるようにし、同時にアドレスラインにある値が前記ア
    ドレスレジスタ(2)に入力され、データラインにある
    値が前記送信データレジスタ(3)に入力されるように
    することにより、前記プロセッサAのCPU速度がアク
    セスタイミングより速い時はウェイトすべき前記中央処
    理装置クロック(CPUCLK)の数をウェイトレジス
    タ領域にして、前記ウェイトレジスタ(4)に入力し、
    前記ウェイトレジスタ(4)のリセット値が最大値とな
    るようにし、前記ウェイトレジスタ(4)の値だけ遅延
    されて前記アドレスレジスタ(2)及び前記送信データ
    レジスタ(3)に入力されると、前記並列/直列レジス
    タ(10)により前記モードレジスタ(1)、前記アド
    レスレジスタ(2)、及び前記送信データレジスタ
    (3)の順にレジスタの並列値が直列値に変換され前記
    ラインドライバー(14)の信号(TXD)として出力
    されてなることを特徴とする請求項1記載の相手方メモ
    リを用いた二つのプロセッサ間の非同期直列通信用送受
    信装置。
  3. 【請求項3】 前記並列/直列レジスタ(10)に入る
    入力データは同時に前記パリティ発生器(8)に入力さ
    れてパリティを生成し、このパリティが前記並列/直列
    レジスタ(10)のパリティ入力端に入力され、前記並
    列/直列レジスタ(10)から出力されたデータは遠距
    離までドライブするため、前記ラインドライバー(1
    4)によって前記プロセッサBに伝送してなることを特
    徴とする請求項2記載の相手方メモリを用いた二つのプ
    ロセッサ間の非同期直列通信用送受信装置。
  4. 【請求項4】 前記プロセッサAが前記プロセッサBの
    データを読み取ろうとする場合には、前記プロセッサA
    で前記チップ選択信号(/CS)、前記読取信号(/R
    D)を‘ロー’状態にし、アドレスが送/受信データ領
    域の中にある時、前記モードレジスタ(1)に読取(R
    EAD)モード値が入力されるようにし、同時にアドレ
    スラインにある値が前記アドレスレジスタ(2)に入力
    されるようにし、データラインにある値が前記送信デー
    タレジスタ(3)に入力されるようにし、前記ウェイト
    信号(/WAIT)は前記ウェイトレジスタ(4)の値
    とはかかわらず‘ロー’にして、前記ラインレシーブ
    (15)の信号(RXD)が前記ラインレシーブ(1
    5)を介して出力されるようにし、前記ラインレシーブ
    (15)の信号(RXD)が正常状態である時、スター
    トビットを前記第2カウンタ(7)に入力して、前記ラ
    インレシーブ(15)の信号(RXD)が前記直列/並
    列レジスタ(11)に入力されて並列データがすべて出
    力される時、前記ウェイト信号(/WAIT)を‘ロ
    ー’から‘ハイ’にし、データラインに載せられた値を
    前記プロセッサAが読むようにしてなることを特徴とす
    る請求項1記載の相手方メモリを用いた二つのプロセッ
    サ間の非同期直列通信用送受信装置。
  5. 【請求項5】 前記直列/並列レジスタ(11)から出
    力された並列データが前記パリティチェックレジスタ
    (12)を通じてパリティをチェックした時、パリティ
    エラーの発生時に第2論理ゲート(9)を通じて前記エ
    ラー信号(ERR)を‘ロー’にし、前記ラインレシー
    ブ(15)から出力されたRXDがエラーパターンを有
    する時、前記エラーパターン検出器(13)でエラーを
    チェックし、前記第2論理ゲート(9)を通じて前記エ
    ラー信号(ERR)を‘ロー’にすることによりエラー
    を検出し得るようにしてなることを特徴とする請求項4
    記載の相手方メモリを用いた二つのプロセッサ間の非同
    期直列通信用送受信装置。
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