JPH06231084A - 情報伝送装置 - Google Patents
情報伝送装置Info
- Publication number
- JPH06231084A JPH06231084A JP5034325A JP3432593A JPH06231084A JP H06231084 A JPH06231084 A JP H06231084A JP 5034325 A JP5034325 A JP 5034325A JP 3432593 A JP3432593 A JP 3432593A JP H06231084 A JPH06231084 A JP H06231084A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing units
- synchronization
- values
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】本発明は、情報伝送装置において、２つの中央
処理装置の同期を専用の信号線を用いずに簡易かつ確実
にとる。 【構成】２つの中央処理装置より書き込み及び読み出し
可能なメモリ中に設けられた第１及び第２の同期領域
に、それぞれの中央処理装置から第１及び第２の値を書
き込むと共に、第２及び第１の同期領域の値を読み出
し、この値の変化に応じて２つの中央処理装置を互いに
同期させるようにした。
処理装置の同期を専用の信号線を用いずに簡易かつ確実
にとる。 【構成】２つの中央処理装置より書き込み及び読み出し
可能なメモリ中に設けられた第１及び第２の同期領域
に、それぞれの中央処理装置から第１及び第２の値を書
き込むと共に、第２及び第１の同期領域の値を読み出
し、この値の変化に応じて２つの中央処理装置を互いに
同期させるようにした。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図２） 作用（図２） 実施例（図１〜図３） 発明の効果
【０００２】
【産業上の利用分野】本発明は情報伝送装置に関し、特
に中央処理装置間の通信を双方向のメモリを用いて行う
ものに適用し得る。
に中央処理装置間の通信を双方向のメモリを用いて行う
ものに適用し得る。
【０００３】
【従来の技術】従来、中央処理装置（ＣＰＵ）間でコマ
ンドや自らのステータス等の受け渡しを行う情報伝送シ
ステムとして、２つのＣＰＵより書き込み及び読み出し
が可能ないわゆるデユアルポートメモリを用いて、ＣＰ
Ｕ間のポーリングによつて情報伝送を高速に行うように
なされたものがある。
ンドや自らのステータス等の受け渡しを行う情報伝送シ
ステムとして、２つのＣＰＵより書き込み及び読み出し
が可能ないわゆるデユアルポートメモリを用いて、ＣＰ
Ｕ間のポーリングによつて情報伝送を高速に行うように
なされたものがある。
【０００４】このようなシステムにおいては、２つのＣ
ＰＵ間に配置されたデユアルポートメモリ中の所定領域
に、要求を知らせるためフラグやカウンタと受領したこ
とを表すフラグやステータス表示エリアが用意されてい
る。そして要求ビツトやカウンタを変化させることでコ
マンドやステータスの有無を伝え、それを受け取つた場
合に受領ビツトやステータス表示エリアを変化させ受領
したことを伝える。なおコマンドやステータスとそのパ
ラメータは専用のメモリ領域を介して受け渡される。
ＰＵ間に配置されたデユアルポートメモリ中の所定領域
に、要求を知らせるためフラグやカウンタと受領したこ
とを表すフラグやステータス表示エリアが用意されてい
る。そして要求ビツトやカウンタを変化させることでコ
マンドやステータスの有無を伝え、それを受け取つた場
合に受領ビツトやステータス表示エリアを変化させ受領
したことを伝える。なおコマンドやステータスとそのパ
ラメータは専用のメモリ領域を介して受け渡される。
【０００５】
【発明が解決しようとする課題】ところでかかる構成の
情報伝送システムにおいて、上述のように通信するため
には双方のＣＰＵ間で同期がとれていることが前提であ
り、同期してない場合にはコマンドやステータスの受け
渡しが誤つてしまうおそれがある。従来このような同期
をとるためには、双方のＣＰＵの初期化後にＡＣＫ等の
専用の信号線を用いて同期をとるようになされている
が、このようにするとその分構成が複雑になる問題があ
り、実用上不十分であつた。
情報伝送システムにおいて、上述のように通信するため
には双方のＣＰＵ間で同期がとれていることが前提であ
り、同期してない場合にはコマンドやステータスの受け
渡しが誤つてしまうおそれがある。従来このような同期
をとるためには、双方のＣＰＵの初期化後にＡＣＫ等の
専用の信号線を用いて同期をとるようになされている
が、このようにするとその分構成が複雑になる問題があ
り、実用上不十分であつた。
【０００６】本発明は以上の点を考慮してなされたもの
で、２つの中央処理装置の同期を専用の信号線を用いず
に簡易かつ確実にとり得る情報伝送装置を提案しようと
するものである。
で、２つの中央処理装置の同期を専用の信号線を用いず
に簡易かつ確実にとり得る情報伝送装置を提案しようと
するものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、少なくとも２つの中央処理装置
２、３より書き込み及び読み出し可能なメモリ４を用い
て、２つの中央処理装置２、３間の通信を行う情報伝送
装置１において、メモリ４に、それぞれ一方の中央処理
装置２、３から第１及び第２の値が書き込まれ、他方の
中央処理装置３、２から読み出される第１及び第２の同
期領域ＨＳＣ、ＦＳＣを設け、その第１及び第２の同期
領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応じ
て、２つの中央処理装置２、３を互いに同期させるよう
にした。
め本発明においては、少なくとも２つの中央処理装置
２、３より書き込み及び読み出し可能なメモリ４を用い
て、２つの中央処理装置２、３間の通信を行う情報伝送
装置１において、メモリ４に、それぞれ一方の中央処理
装置２、３から第１及び第２の値が書き込まれ、他方の
中央処理装置３、２から読み出される第１及び第２の同
期領域ＨＳＣ、ＦＳＣを設け、その第１及び第２の同期
領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応じ
て、２つの中央処理装置２、３を互いに同期させるよう
にした。
【０００８】また本発明においては、第１及び第２の同
期領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応じ
て、２つの中央処理装置２、３を互いに同期させた後、
それぞれ第１及び第２の同期領域ＨＳＣ、ＦＳＣに順次
増加又は減少する値を設定すると共に相手の設定値を確
認して、２つの中央処理装置２、３の通常動作を開始さ
せるようにした。
期領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応じ
て、２つの中央処理装置２、３を互いに同期させた後、
それぞれ第１及び第２の同期領域ＨＳＣ、ＦＳＣに順次
増加又は減少する値を設定すると共に相手の設定値を確
認して、２つの中央処理装置２、３の通常動作を開始さ
せるようにした。
【０００９】さらに本発明においては、第１及び第２の
同期領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応
じて、２つの中央処理装置２、３を互いに同期させた
後、それぞれメモリ４中の自己の領域ＨＲＴに全てのビ
ツトが反転する値を設定すると共に相手の領域ＦＭＴの
設定値を確認して、互いにメモリ４のメモリチエツクを
行うようにした。
同期領域ＨＳＣ、ＦＳＣの第１及び第２の値の変化に応
じて、２つの中央処理装置２、３を互いに同期させた
後、それぞれメモリ４中の自己の領域ＨＲＴに全てのビ
ツトが反転する値を設定すると共に相手の領域ＦＭＴの
設定値を確認して、互いにメモリ４のメモリチエツクを
行うようにした。
【００１０】
【作用】２つの中央処理装置２、３より書き込み及び読
み出し可能なメモリ４中に設けられた第１及び第２の同
期領域ＨＳＣ、ＦＳＣに、それぞれの中央処理装置２、
３から第１及び第２の値を書き込むと共に、第２及び第
１の同期領域ＨＳＣ、ＦＳＣの値を読み出し、この値の
変化に応じて２つの中央処理装置２、３を互いに同期さ
せるようにしたことにより、２つの中央処理装置２、３
の同期を専用の信号線を用いずに簡易かつ確実にとり得
る。
み出し可能なメモリ４中に設けられた第１及び第２の同
期領域ＨＳＣ、ＦＳＣに、それぞれの中央処理装置２、
３から第１及び第２の値を書き込むと共に、第２及び第
１の同期領域ＨＳＣ、ＦＳＣの値を読み出し、この値の
変化に応じて２つの中央処理装置２、３を互いに同期さ
せるようにしたことにより、２つの中央処理装置２、３
の同期を専用の信号線を用いずに簡易かつ確実にとり得
る。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】図１において１は全体として本発明による
情報伝送システムを示し、ホストコンピユータ及びデー
タレコーダ間で、データの書き込み及び読み出しを制御
するインターフエース用装置（ＨＩＣ２、ＦＭＴ３）の
ＣＰＵ間で、デユアルポートＲＡＭでなるメモリ（ＣＩ
Ｔ）４を用いて命令の受け渡しをする場合を表す。
情報伝送システムを示し、ホストコンピユータ及びデー
タレコーダ間で、データの書き込み及び読み出しを制御
するインターフエース用装置（ＨＩＣ２、ＦＭＴ３）の
ＣＰＵ間で、デユアルポートＲＡＭでなるメモリ（ＣＩ
Ｔ）４を用いて命令の受け渡しをする場合を表す。
【００１３】ここでメモリ（ＣＩＴ）４中には、例えば
ホストコンピユータ側のインターフエース用装置（ＨＩ
Ｃ）２のＣＰＵから、データレコーダ側のインターフエ
ース用装置（ＦＭＴ）３のＣＰＵに対する命令を受け渡
すための構成として、先頭から32ワード分に命令書き込
みエリアＨＲＴ及び続く25ワード分にデータレコーダ側
のステータス表示エリアＦＳＴが設けられている。
ホストコンピユータ側のインターフエース用装置（ＨＩ
Ｃ）２のＣＰＵから、データレコーダ側のインターフエ
ース用装置（ＦＭＴ）３のＣＰＵに対する命令を受け渡
すための構成として、先頭から32ワード分に命令書き込
みエリアＨＲＴ及び続く25ワード分にデータレコーダ側
のステータス表示エリアＦＳＴが設けられている。
【００１４】この命令書き込みエリアＨＲＴはＨＩＣ２
のＣＰＵから書き込まれ、ＦＭＴ３のＣＰＵから読み出
される領域である。またステータス表示エリアＦＳＴは
ＦＭＴ３のＣＰＵから書き込まれ、ＨＩＣ２のＣＰＵか
ら読み出される領域である。
のＣＰＵから書き込まれ、ＦＭＴ３のＣＰＵから読み出
される領域である。またステータス表示エリアＦＳＴは
ＦＭＴ３のＣＰＵから書き込まれ、ＨＩＣ２のＣＰＵか
ら読み出される領域である。
【００１５】実際上命令書き込みエリアＨＲＴは、ＨＲ
ＴのヘツダＨＲＩＮＨ、イニシヤライズ処理時のＨＲＴ
同期用カウンタＨＳＣ、命令を要求するごとにカウント
アツプされる要求カウンタＨＣＣ（ＨＣＣ０、ＨＣＣ
１）、要求した命令コードを書き込む命令コード書き込
みエリアＣＭＤ（ＣＭＤ０、ＣＭＤ１）及び命令コード
にパラメータが必要な場合のパラメータ書き込みエリア
ＰＡ（ＰＡ０、ＰＡ１）、受信側からのエラー情報を受
領するごとにカントアツプされるエラー情報受領カウン
タＵＥＡ（ＵＥＡ０、ＵＥＡ１）より構成されている。
ＴのヘツダＨＲＩＮＨ、イニシヤライズ処理時のＨＲＴ
同期用カウンタＨＳＣ、命令を要求するごとにカウント
アツプされる要求カウンタＨＣＣ（ＨＣＣ０、ＨＣＣ
１）、要求した命令コードを書き込む命令コード書き込
みエリアＣＭＤ（ＣＭＤ０、ＣＭＤ１）及び命令コード
にパラメータが必要な場合のパラメータ書き込みエリア
ＰＡ（ＰＡ０、ＰＡ１）、受信側からのエラー情報を受
領するごとにカントアツプされるエラー情報受領カウン
タＵＥＡ（ＵＥＡ０、ＵＥＡ１）より構成されている。
【００１６】またステータス表示エリアＦＳＴは、ＦＳ
ＴのヘツダＦＲＩＮＨ、イニシヤライズ処理時のＦＳＴ
同期用カウンタＦＳＣ、命令を受領するごとにカウント
アツプされる受領カウンタＦＡＫ（ＦＡＫ０、ＦＡＫ
１）、受信側で命令実行後の応答が書き込まれる応答表
示エリアＦＭＩ（ＦＭＩ０、ＦＭＩ１）、受信側でエラ
ーが発生するごとにカウントアツプされるエラー情報変
化カウンタＵＥＩ（ＵＥＩ０、ＵＥＩ１）、発生したエ
ラー内容を表すエラー情報格納エリアＵＥＲＲ、データ
レコーダ側のインターフエース用装置（ＦＭＴ）３のス
テータス及びバツフアの表示エリアより構成されてい
る。
ＴのヘツダＦＲＩＮＨ、イニシヤライズ処理時のＦＳＴ
同期用カウンタＦＳＣ、命令を受領するごとにカウント
アツプされる受領カウンタＦＡＫ（ＦＡＫ０、ＦＡＫ
１）、受信側で命令実行後の応答が書き込まれる応答表
示エリアＦＭＩ（ＦＭＩ０、ＦＭＩ１）、受信側でエラ
ーが発生するごとにカウントアツプされるエラー情報変
化カウンタＵＥＩ（ＵＥＩ０、ＵＥＩ１）、発生したエ
ラー内容を表すエラー情報格納エリアＵＥＲＲ、データ
レコーダ側のインターフエース用装置（ＦＭＴ）３のス
テータス及びバツフアの表示エリアより構成されてい
る。
【００１７】以上の構成において、例えばＨＩＣ２のＣ
ＰＵでは、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ同期
用カウンタＦＳＣを用いたイニシヤライズ処理を、図３
に示すようなイニシヤライズ処理手順に従つて実行す
る。
ＰＵでは、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ同期
用カウンタＦＳＣを用いたイニシヤライズ処理を、図３
に示すようなイニシヤライズ処理手順に従つて実行す
る。
【００１８】すなわちＣＰＵは、電源の投入やリセツト
が発生するとノードＮ１に移つて、ＨＲＴ同期用カウン
タＨＳＣに'FFFF'H を設定すると共に、ＦＳＴ同期用カ
ウンタＦＳＣをチエツクし'FFFF'H ならばノードＮ２に
移る。なおＦＳＴ同期用カウンタＦＳＣが 100〔ms〕経
過しても'FFFF'H にならない場合には、タイムアウト発
生としてノードＮ１′に移る。ノードＮ１′ではＨＲＴ
同期用カウンタＨＳＣに'0000'H を設定し、 100〔ms〕
経過後ノードＮ１に戻る。
が発生するとノードＮ１に移つて、ＨＲＴ同期用カウン
タＨＳＣに'FFFF'H を設定すると共に、ＦＳＴ同期用カ
ウンタＦＳＣをチエツクし'FFFF'H ならばノードＮ２に
移る。なおＦＳＴ同期用カウンタＦＳＣが 100〔ms〕経
過しても'FFFF'H にならない場合には、タイムアウト発
生としてノードＮ１′に移る。ノードＮ１′ではＨＲＴ
同期用カウンタＨＳＣに'0000'H を設定し、 100〔ms〕
経過後ノードＮ１に戻る。
【００１９】ノードＮ２においてＣＰＵはＨＲＴ同期用
カウンタＨＳＣに'0000'H を設定すると共に、ＦＳＴ同
期用カウンタＦＳＣをチエツクし'0000'H ならばノード
Ｎ３に移る。ただしＦＳＴ同期用カウンタＦＳＣが 100
〔ms〕経過しても'0000'H にならない場合には、タイム
アウト発生としてノードＮ１に戻る。
カウンタＨＳＣに'0000'H を設定すると共に、ＦＳＴ同
期用カウンタＦＳＣをチエツクし'0000'H ならばノード
Ｎ３に移る。ただしＦＳＴ同期用カウンタＦＳＣが 100
〔ms〕経過しても'0000'H にならない場合には、タイム
アウト発生としてノードＮ１に戻る。
【００２０】ノードＮ３においてＣＰＵはＨＲＴ同期用
カウンタＨＳＣに'8001'H を設定すると共にその他の命
令書き込みエリアＨＲＴに全て'AAAA'H を設定する。そ
してステータス表示エリアＦＳＴも同じくＦＳＴ同期用
カウンタＦＳＣが'8001'H で、その他が全て'AAAA'H で
あればノードＮ４に進む。ノードＮ４においてＣＰＵは
ＨＲＴ同期用カウンタＨＳＣに'8002'H を設定すると共
にその他の命令書き込みエリアＨＲＴに全て'5555'H を
設定する。そしてステータス表示エリアＦＳＴも同じく
ＦＳＴ同期用カウンタＦＳＣが'8002'H で、その他が全
て'5555'H であればノードＮ５に進む。
カウンタＨＳＣに'8001'H を設定すると共にその他の命
令書き込みエリアＨＲＴに全て'AAAA'H を設定する。そ
してステータス表示エリアＦＳＴも同じくＦＳＴ同期用
カウンタＦＳＣが'8001'H で、その他が全て'AAAA'H で
あればノードＮ４に進む。ノードＮ４においてＣＰＵは
ＨＲＴ同期用カウンタＨＳＣに'8002'H を設定すると共
にその他の命令書き込みエリアＨＲＴに全て'5555'H を
設定する。そしてステータス表示エリアＦＳＴも同じく
ＦＳＴ同期用カウンタＦＳＣが'8002'H で、その他が全
て'5555'H であればノードＮ５に進む。
【００２１】ノードＮ５においてＣＰＵはＨＲＴ同期用
カウンタＨＳＣに'8003'H を設定すると共にその他の命
令書き込みエリアＨＲＴにそのワードのアドレスを設定
する。そしてステータス表示エリアＦＳＴも同じくＦＳ
Ｔ同期用カウンタＦＳＣが'8003'H で、その他がそのワ
ードのアドレスであればノードＮ６に進む。ノードＮ６
においてＣＰＵはＨＲＴ同期用カウンタＨＳＣに'8004'
H を設定すると共にその他の命令書き込みエリアＨＲＴ
に全て'0000'H を設定する。そしてステータス表示エリ
アＦＳＴも同じくＦＳＴ同期用カウンタＦＳＣが'8004'
H であればノードＮ７に移る。
カウンタＨＳＣに'8003'H を設定すると共にその他の命
令書き込みエリアＨＲＴにそのワードのアドレスを設定
する。そしてステータス表示エリアＦＳＴも同じくＦＳ
Ｔ同期用カウンタＦＳＣが'8003'H で、その他がそのワ
ードのアドレスであればノードＮ６に進む。ノードＮ６
においてＣＰＵはＨＲＴ同期用カウンタＨＳＣに'8004'
H を設定すると共にその他の命令書き込みエリアＨＲＴ
に全て'0000'H を設定する。そしてステータス表示エリ
アＦＳＴも同じくＦＳＴ同期用カウンタＦＳＣが'8004'
H であればノードＮ７に移る。
【００２２】このノードＮ７でＣＰＵは、ＦＭＴ３のＣ
ＰＵとの間で同期がとれたと判断し、最初のコマンド及
びパラメータを命令書き込みエリアＨＲＴに設定し、Ｈ
ＲＴ同期用カウンタＨＳＣに'0001'H を設定して、ＦＳ
Ｔ同期用カウンタＦＳＣが'0001'H であればノードＮ８
に移る。
ＰＵとの間で同期がとれたと判断し、最初のコマンド及
びパラメータを命令書き込みエリアＨＲＴに設定し、Ｈ
ＲＴ同期用カウンタＨＳＣに'0001'H を設定して、ＦＳ
Ｔ同期用カウンタＦＳＣが'0001'H であればノードＮ８
に移る。
【００２３】ノードＮ８ではこれ以降通常の動作を実行
すると共に、ＨＲＴ同期用カウンタＨＳＣを 100〔ms〕
毎にカウントアツプしながら所望のコマンドやパラメー
タを命令書き込みエリアＨＲＴに設定する。ただしＦＳ
Ｔ同期用カウンタＦＳＣが 100〔ms〕毎にカウントアツ
プされない場合には、ＦＭＴ３のＣＰＵで異常を来たし
たと判断してノードＮ９に移る。
すると共に、ＨＲＴ同期用カウンタＨＳＣを 100〔ms〕
毎にカウントアツプしながら所望のコマンドやパラメー
タを命令書き込みエリアＨＲＴに設定する。ただしＦＳ
Ｔ同期用カウンタＦＳＣが 100〔ms〕毎にカウントアツ
プされない場合には、ＦＭＴ３のＣＰＵで異常を来たし
たと判断してノードＮ９に移る。
【００２４】また上述したノードＮ３、Ｎ４、Ｎ５、Ｎ
６、Ｎ７において 100〔ms〕経過しても、次のノードに
移る状態にならない場合又はＦＳＴ同期用カウンタＦＳ
Ｃが'E???'H の場合にも、それぞれタイムアウト発生又
はＦＭＴ３側でのエラー発生としてノードＮ９に移る。
このノードＮ９でＣＰＵは、何度かリトライ処理を実行
し、それでも正常なシーケンスがとれない場合には初期
かを断念する。
６、Ｎ７において 100〔ms〕経過しても、次のノードに
移る状態にならない場合又はＦＳＴ同期用カウンタＦＳ
Ｃが'E???'H の場合にも、それぞれタイムアウト発生又
はＦＭＴ３側でのエラー発生としてノードＮ９に移る。
このノードＮ９でＣＰＵは、何度かリトライ処理を実行
し、それでも正常なシーケンスがとれない場合には初期
かを断念する。
【００２５】このようにノードＮ１からノードＮ２のシ
ーケンスのループにおいて、ＨＲＴ同期用カウンタＨＳ
Ｃ及びＦＳＴ同期用カウンタＦＳＣの値を交互に'FFFF'
H 、'0000'H と変化させ、互いその変化をチエツクする
ことにより、イニシヤライズ時の同期をとるようになさ
れている。このときＨＲＴ同期用カウンタＨＳＣ及びＦ
ＳＴ同期用カウンタＦＳＣの全てのビツトは交互に０、
１をとるので、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ
同期用カウンタＦＳＣに異常があればこのシーケンスは
成功せず、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ同期
用カウンタＦＳＣのメモリチエツクを同時に行うことが
できる。
ーケンスのループにおいて、ＨＲＴ同期用カウンタＨＳ
Ｃ及びＦＳＴ同期用カウンタＦＳＣの値を交互に'FFFF'
H 、'0000'H と変化させ、互いその変化をチエツクする
ことにより、イニシヤライズ時の同期をとるようになさ
れている。このときＨＲＴ同期用カウンタＨＳＣ及びＦ
ＳＴ同期用カウンタＦＳＣの全てのビツトは交互に０、
１をとるので、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ
同期用カウンタＦＳＣに異常があればこのシーケンスは
成功せず、ＨＲＴ同期用カウンタＨＳＣ及びＦＳＴ同期
用カウンタＦＳＣのメモリチエツクを同時に行うことが
できる。
【００２６】またノードＮ３〜Ｎ４のシーケンスではさ
らに同期をとると同時に、その他のメモリ（ＣＩＴ）４
のワード全てを'AAAA'H 、'5555'H と変化させ、これを
お互いにチエツクしている。この場合も各ビツトは交互
に０、１ををとるので、メモリ（ＣＩＴ）４のメモリチ
エツクを行うことができる。
らに同期をとると同時に、その他のメモリ（ＣＩＴ）４
のワード全てを'AAAA'H 、'5555'H と変化させ、これを
お互いにチエツクしている。この場合も各ビツトは交互
に０、１ををとるので、メモリ（ＣＩＴ）４のメモリチ
エツクを行うことができる。
【００２７】さらにノードＮ５では各ワードにそのアド
レス値を書き込み、お互いにそれをチエツクしている。
これによりメモリ（ＣＩＴ）４のアドレス線のチエツク
を行うことができる。このようにこのイニシヤライズ処
理によれば、メモリ（ＣＩＴ）４のメモリチエツク及び
アドレス線のチエツクを行いながら、同期用に専用の信
号線を用いずに同期をとつて初期化し得るようになされ
ている。
レス値を書き込み、お互いにそれをチエツクしている。
これによりメモリ（ＣＩＴ）４のアドレス線のチエツク
を行うことができる。このようにこのイニシヤライズ処
理によれば、メモリ（ＣＩＴ）４のメモリチエツク及び
アドレス線のチエツクを行いながら、同期用に専用の信
号線を用いずに同期をとつて初期化し得るようになされ
ている。
【００２８】この図３は、ＨＩＣ２のＣＰＵで実行する
イニシヤライズ処理を示すが、ＦＭＴ３のＣＰＵのおい
ても同様のイニシヤライズ処理を実行し、互いに同期を
とりながら初期化する。ＦＭＴ３側では、何らかのエラ
ーが生じた場合にＦＳＴ同期用カウンタＦＳＣに'E???'
H を書き込む。またコマンドやパラメータを設定するシ
ーケンスにあたるノードでは、ＦＭＴ３のＣＰＵでは、
そのコマンドの読み取りや解釈を行う処理を実行する。
イニシヤライズ処理を示すが、ＦＭＴ３のＣＰＵのおい
ても同様のイニシヤライズ処理を実行し、互いに同期を
とりながら初期化する。ＦＭＴ３側では、何らかのエラ
ーが生じた場合にＦＳＴ同期用カウンタＦＳＣに'E???'
H を書き込む。またコマンドやパラメータを設定するシ
ーケンスにあたるノードでは、ＦＭＴ３のＣＰＵでは、
そのコマンドの読み取りや解釈を行う処理を実行する。
【００２９】以上の構成によれば、ＨＩＣ２及びＦＭＴ
３のＣＰＵより書き込み及び読み出し可能なメモリＣＩ
Ｔ中に設けられた同期用カウンタＨＳＣ、ＦＳＣを交互
に'FFFF'H 、'0000'H と変化させ、互いその変化をチエ
ツクして同期をとるようにしたことにより、イニシヤラ
イズ時に２つのＣＰＵ間の同期を専用の信号線を用いず
に簡易かつ確実にとり得る情報伝送システム１を実現で
きる。
３のＣＰＵより書き込み及び読み出し可能なメモリＣＩ
Ｔ中に設けられた同期用カウンタＨＳＣ、ＦＳＣを交互
に'FFFF'H 、'0000'H と変化させ、互いその変化をチエ
ツクして同期をとるようにしたことにより、イニシヤラ
イズ時に２つのＣＰＵ間の同期を専用の信号線を用いず
に簡易かつ確実にとり得る情報伝送システム１を実現で
きる。
【００３０】さらに上述の構成によれば、２つの同期用
カウンタＨＳＣ、ＦＳＣの全てのビツトが交互に０、１
をとるような値を設定するようにしたことにより、イニ
シヤライズ時に２つの同期用カウンタＨＳＣ、ＦＳＣの
メモリチエツクも同時に行うことができる情報伝送シス
テム１を実現できる。
カウンタＨＳＣ、ＦＳＣの全てのビツトが交互に０、１
をとるような値を設定するようにしたことにより、イニ
シヤライズ時に２つの同期用カウンタＨＳＣ、ＦＳＣの
メモリチエツクも同時に行うことができる情報伝送シス
テム１を実現できる。
【００３１】さらに上述の構成によれば、同期をとると
同時に、その他のメモリ（ＣＩＴ）４のワード全てを'A
AAA'H 、'5555'H と変化させこれをお互いにチエツクす
る共に、各ワードにそのアドレス値を書き込み、お互い
にそれをチエツクするようにしたことにより、イニシヤ
ライズ時にメモリ（ＣＩＴ）４のメモリチエツク及びア
ドレス線のチエツクをも同時に行うことができる情報伝
送システム１を実現できる。
同時に、その他のメモリ（ＣＩＴ）４のワード全てを'A
AAA'H 、'5555'H と変化させこれをお互いにチエツクす
る共に、各ワードにそのアドレス値を書き込み、お互い
にそれをチエツクするようにしたことにより、イニシヤ
ライズ時にメモリ（ＣＩＴ）４のメモリチエツク及びア
ドレス線のチエツクをも同時に行うことができる情報伝
送システム１を実現できる。
【００３２】なお上述の実施例においては、デユアルポ
ートメモリ中に同期用カウンタに加えて、命令の受け渡
し用のカウンタを設けた場合について述べたが、同期用
カウンタのみで命令の受け渡しをするようにしても良
い。
ートメモリ中に同期用カウンタに加えて、命令の受け渡
し用のカウンタを設けた場合について述べたが、同期用
カウンタのみで命令の受け渡しをするようにしても良
い。
【００３３】さらに上述の実施例においては、デユアル
ポートメモリを用いてＣＰＵ間の情報伝送を行う場合に
ついて述べたが、デユアルポートメモリに代え、少なく
とも２つの中央処理装置より書き込み及び読み出し可能
なメモリ装置であれば、種々のメモリ装置を適用するよ
うにしても良い。、
ポートメモリを用いてＣＰＵ間の情報伝送を行う場合に
ついて述べたが、デユアルポートメモリに代え、少なく
とも２つの中央処理装置より書き込み及び読み出し可能
なメモリ装置であれば、種々のメモリ装置を適用するよ
うにしても良い。、
【００３４】
【発明の効果】上述のように本発明によれば、２つの中
央処理装置より書き込み及び読み出し可能なメモリ中に
設けられた第１及び第２の同期領域に、それぞれの中央
処理装置から第１及び第２の値を書き込むと共に、第２
及び第１の同期領域の値を読み出し、この値の変化に応
じて２つの中央処理装置を互いに同期させるようにした
ことにより、２つの中央処理装置の同期を専用の信号線
を用いずに簡易かつ確実にとり得る情報伝送装置を実現
できる。
央処理装置より書き込み及び読み出し可能なメモリ中に
設けられた第１及び第２の同期領域に、それぞれの中央
処理装置から第１及び第２の値を書き込むと共に、第２
及び第１の同期領域の値を読み出し、この値の変化に応
じて２つの中央処理装置を互いに同期させるようにした
ことにより、２つの中央処理装置の同期を専用の信号線
を用いずに簡易かつ確実にとり得る情報伝送装置を実現
できる。
【図１】本発明による情報伝送装置の一実施例を示すブ
ロツク図である。
ロツク図である。
【図２】実施例によるメモリの構成を示す略線図であ
る。
る。
【図３】実施例によるイニシヤライズ処理の説明に供す
る処理遷移図である。
る処理遷移図である。
１……情報伝送システム、２……ホストコンピユータ側
のインターフエース用装置（ＨＩＣ）、３……データレ
コーダ側のインターフエース用装置（ＦＭＴ）、４……
メモリ（ＣＩＴ）。
のインターフエース用装置（ＨＩＣ）、３……データレ
コーダ側のインターフエース用装置（ＦＭＴ）、４……
メモリ（ＣＩＴ）。
Claims (3)
- 【請求項１】少なくとも２つの中央処理装置より書き込
み及び読み出し可能なメモリを用いて、上記２つの中央
処理装置間の通信を行う情報伝送装置において、 上記メモリに、それぞれ一方の上記中央処理装置から第
１及び第２の値が書き込まれ、他方の上記中央処理装置
から読み出される第１及び第２の同期領域を具え、当該
第１及び第２の同期領域の上記第１及び第２の値の変化
に応じて、上記２つの中央処理装置を互いに同期させる
ようにしたことを特徴とする情報伝送装置。 - 【請求項２】上記第１及び第２の同期領域の上記第１及
び第２の値の変化に応じて、上記２つの中央処理装置を
互いに同期させた後、それぞれ上記第１及び第２の同期
領域に順次増加又は減少する値を設定すると共に相手の
設定値を確認して、上記２つの中央処理装置の通常動作
を開始させるようにしたことを特徴とする請求項１に記
載の情報伝送装置。 - 【請求項３】上記第１及び第２の同期領域の上記第１及
び第２の値の変化に応じて、上記２つの中央処理装置を
互いに同期させた後、それぞれ上記メモリ中の自己の領
域に全てのビツトが反転する値を設定すると共に相手の
領域の設定値を確認して、互いに上記メモリのメモリチ
エツクを行うようにしたことを特徴とする請求項１に記
載の情報伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034325A JPH06231084A (ja) | 1993-01-29 | 1993-01-29 | 情報伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034325A JPH06231084A (ja) | 1993-01-29 | 1993-01-29 | 情報伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231084A true JPH06231084A (ja) | 1994-08-19 |
Family
ID=12411007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5034325A Pending JPH06231084A (ja) | 1993-01-29 | 1993-01-29 | 情報伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231084A (ja) |
-
1993
- 1993-01-29 JP JP5034325A patent/JPH06231084A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100290944B1 (ko) | 복합 유니버설 시리얼 버스 제어기에 인터페이스를 제공하기 위한 장치 및 방법 | |
| KR100290943B1 (ko) | 유니버설 시리얼 버스 제어 이전을 처리하는 장치 및 방법 | |
| US9378076B2 (en) | Serial communication test device, system including the same and method thereof | |
| US6070208A (en) | Apparatus and method for implementing a versatile USB endpoint pipe | |
| US7032080B2 (en) | Plural station memory data sharing system | |
| JP2763871B2 (ja) | 相手方メモリを用いた二つのプロセッサ間の非同期直列通信用送受信装置 | |
| JPH06231084A (ja) | 情報伝送装置 | |
| US5590279A (en) | Memory data copying apparatus | |
| JP3127941B2 (ja) | 二重化装置 | |
| US11782497B2 (en) | Peripheral component interconnect express (PCIE) interface device and method of operating the same | |
| JPS63293657A (ja) | シリアル通信制御装置 | |
| JP4339527B2 (ja) | 多重化記憶制御装置 | |
| JPS5936773B2 (ja) | ロ−カルバ−スト転送制御方式 | |
| JP2735246B2 (ja) | テストアンドセット方式 | |
| JPS5825291B2 (ja) | ダイレクトメモリアクセスソウチ | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPH11203155A (ja) | データ記憶装置 | |
| JPH03138744A (ja) | データ伝送方法及び半導体集積回路 | |
| JPH01123551A (ja) | 調歩データ受信方式 | |
| JPH0619633A (ja) | 二重化システムにおける信号処理方式 | |
| JPS61165160A (ja) | バス制御方式 | |
| JPH0877078A (ja) | シェアードストレージ装置 | |
| JPS6388644A (ja) | 中央処理装置 | |
| JPS63245548A (ja) | 複合計算機システム | |
| JPH06124242A (ja) | 二重化共有メモリ等価性保証方式 |