JPH0223456A - データバーストの高速並列転送方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はデータ処理システムに関し、特にデータ処理シ
ステム内の離間した装置間のデータバーストの高速並列
転送に関する。

〔発明の背景〕

データ処理システム内の離間した２つのデータ処理装置
間で多数のデータ語を転送するためには、これらの装置
はあるプロトコル、即ちデータ転送に関する所定の組の
規則に従ってデータを送信し、受信しなければならない
。データの装置間転送におけるシステムの性能は、これ
ら転送に関するプロトコルが高速で信頼できる送信及び
受信、及びエラーからの有効な回復方法を可能ならしめ
る場合に改善される。このようなプロトコルを複雑な回
路を使用することなく実現することが望まれている。

データを転送する一方法は完全非同期プロトコルを使用
することである。この型のプロトコルは、装置を相互接
続する２本の制御ラインをインターロックされた信号交
換即ち“握手”に使用する。

完全非同期プロトコルは異なる２つの信号、即ち「デー
タ有効」　（或は「データ利用可能」）信号及び「承認
」信号を使用する。多数のマルチビットデータ語の源即
ち送信器として作用しつつある装置は２本の制御ライン
の一方上にデータ有効信号を供給し、データ語の行先即
ち受信器として作用中の装置は他方の制御ライン上に承
認信号を供給する。

この方法においては源装置は単一のマルチピントデータ
語を、源装置と行先装置とを相互接続しているデータラ
イン上に印加する。“デスキュー即ち安定させるための
期間がデータに許容されており、次で源装置は適切な制
御ライン上にデータ有効信号を供給する。行先装置は源
からのデータ有効信号の受信を待機し、このデータ有効
信号を使用してデータライン上に存在しているデータを
“ストローブイン”即ち受入れる。このようにして単一
のマルチビットデータ語は源から行先まで転送される。

各データ語を受信した後、行先装置は他方の制御ライン
上に承認信号を供給する。承認信号は、現在データライ
ン上にあるデータ語が正確に受信されたことを源装置に
指示する。承認信号の受信に応答して源装置はデータ有
効信号を消滅させ、現在データライン上にあるデータを
除去する。源装置によるデータ有効信号の消滅に応答し
て行先装置は承認信号を消滅させる。このシーケンスで
データ転送の１つのサイクルが完了し、このサイクル中
に単一のデータ語が源から行先へ転送される。

完全非同期プロトコルは比較的遅いデータ転送方法であ
る。各データ語が転送可能となる前にデータ処理装置は
４送信ライン期間だけ遅延させられ、その間にデータ有
効信号及び承認信号の発生及び消滅を含む握手手段が装
置を相互接続している制御ライン（制御ケーブル）に沿
って４回のトリップを完了するのを待機する。更に、一
般に源装置及び行先装置は握手信号と、内部的に装置と
同期しているステートマシンとを同期させるための同期
回路を使用する。

使用可能な別のデータ転送方法は完全同期プロトコルで
ある。完全同期プロトコルは完全非同期プロトコルと比
較した時は極めて高速であるが、このような高速を達成
するためには複雑な回路を必要とする。

完全同期プロトコルにおいては、源装置は単一のマルチ
ビットデータ語をデータライン上に印加し、次でデータ
有効信号を適切な制御ライン上に供給する。次で源装置
はデータ有効信号を消滅させ、次のデータ語をデータラ
イン上に印加する。

源装置は全てのデータ語を送信してしまうまで各データ
語をデータライン上に印加する度にデータ有効信号を供
給する。行先装置においては、データ語が送信されると
素早く受信する。行先装置はデータ有効信号が供給され
る度に新しいデータ語をストローブインしなければなら
ない。そのため行先装置は源装置からのデータ流を減速
することはできない。

２つの装置間の流れを制御するために他の同期プロトコ
ルが開発されている。これらのプロトコルにおいては、
源装置によるデータ語の送信を停止させるために、行先
装置は「送信断」信号を供給することができる。即ち、
もし行先装置のバッファが受信したデータ語で余りにも
早く満杯になれば、行先装置内の回路に追いつくための
時間を求めるために送信断信号を発生する。

これらの同期プロトコルを使用するシステムにおいては
、流れ制御及びエラーからの回復が主要問題である。こ
れらの問題を解決し難い主な理由は、源装置と行先装置
とを結合しているライン或はケーブルに関連する伝播遅
延である。即ち、もし行先装置が受信したデータ中にパ
リティエラーを検出するか、或はデータバッファが満杯
になったものとすれば、源装置にこの状態の表示（例え
ば中断信号或は送信断信号を介して）が送られる。

しかし源装置がこの表示を受信する時までに別のデータ
語が送信されてしまっている。何故ならば源装置は承認
信号を待機しないからである。

これらの完全同期システムにおいては、行先装置が送信
停止を要求する前に送信した最終データ語がどれであっ
たかを源装置が決定する簡単な方策は存在していない。

例えば、もし源装置及び行先装置が約１．８ナノ秒／フ
ートの伝播遅延を有するケーブルを５０フイート使用し
て接続されているものとすれば、一方の装置が供給した
信号を他方の装置が受信するまでに９０ナノ秒経過する
。

もし各装置が例えば８０ナノ秒のクロックを使用してい
れば、源装置が各データ語を送信するために約８０ナノ
秒を必要とする。もし送信されたデー語がパリティエラ
ーを含んでいれば、行先装置は受信したデータ語のパリ
ティを検査するために約２０ナノ秒を必要としよう。更
に、源装置においては、行先装置からの送信断信号或は
中断を翻訳処理してデータ送信を停止するまでに約２ク
ロツクサイクル、即ち１６０ナノ秒を必要とする。

従ってこの例では、エラーを含むデータ語が送られた時
点からそれ以上の送信を停止するまでに少な（とも９０
＋２０＋９０＋１６０＝３６０ナノ秒を必要とする。こ
れは、エラーを含むデータ語を送信した後に、４或は５
データが送信される（即ち、３６０ナノ秒を８０ナノ秒
のデータ転送期間で除した値）ことを意味する。

この例は、完全同期システムにおいてはエラー状態から
の回復或は送信停止の実行のために付加的な時間とソフ
トウェア努力が必要であることを示している。もし行先
装置が源装置に送信を再試行することを要求しても、源
装置は行先装置がどれ程多くのデータ語を受信したかを
決定することができないので、どれ程多くのデータ語を
再送信するのかを決定することができない。誤ったデー
タ誤を見つけるためには、典型的には行先装置内のデー
タバッファを空白にしなければならない。

送信が停止されるまで付加的なデータ語が加えられるた
め、源装置内のデータバッファもクリヤされよう、源装
置に再送信を要求する他に、行先装置は語（或はバイト
）計数を用いて誤りの位置を識別し、この語計数識別を
源装置に送る必要があろう。更に、送信断信号は承認信
号が欠如しているためあいまいであり、そのため行先装
置は何故送信を停止させたのかという理由を表わす付加
的指示を源装置に供給する必要がある。

〔発明の概要〕

本発明の目的は、従来のプロトコルを実現したシステム
の使用者が遭遇する諸問題及び欠点を最小にしたデータ
バースト高速並列転送を提供することである。

従って、高速で信顛できる送信及び受信、及びエラーか
らの回復の効果的な方法をも具備し、複雑な回路を使用
せずに実現可能なデータバースト並列転送方法及び装置
を提供することが望ましい。

本発明の付加的な目的及び長所は以下の説明の中で述べ
るが、一部はこの説明から明白になり、或は本発明の実
施によって習得できよう。本発明の目的及び長所は、特
に特許請求の範囲の諸項に記載の手段及びそれらの組合
せによって実現し、取得することが可能である。

上述の目的を達成するために、及び本発明の目的によれ
ば、装置と外部インターフェイスバスとの間で、それぞ
れが所定数のデータビットを含む固定された数のマルチ
ビットデータ語を含むデータバーストの高速並列転送を
行う装置が提供される。外部インターフェイスバスは複
数のデータラインを含み、各データラインは転送される
データ語の１ビツトに対応する。外部インターフェイス
バスはデータ有効信号を輸送する第１の同期ライン、承
認信号を輸送する第２の同期ライン、及び方向ラインを
も含む。装置は：装置と外部インターフェイスバスとを
結合し、データライン、同期ライン、及び方向ライン上
で信号を送信する転送手段；転送手段に結合され、前記
の所定数に等しい複数の記憶素子を含み、第１の制御信
号に応答して記憶素子からデータラインへ単一のマルチ
ビットデータ語を送信し、また第２の制御信号に応答し
て単一のマルチビットデータ語を記憶素子内に記憶する
バーストレジスタ手段を具備する。更に装置は、転送手
段とバーストレジスタ手段とに結合されている制御手段
を含む。

制御手段は：転送手段に「方向出」信号を供給して方向
ラインに出力させることによってデータバーストをデー
タラインに送信可能ならしめ；バーストレジスタ手段へ
固定された数と同数の第１の制御信号を順次に供給して
バーストの各データ語をバーストレジスタ手段から転送
手段へ順次に送信させ、バースト内の対応するデータ語
がバーストレジスタ手段から順次に送信された後に１つ
ずつ、合計で前記固定された数と同数のデータ有効信号
を転送手段へ供給し、一方の同期ラインへ出力させてバ
ースト内の各データ語の同期受信を可能ならしめる。制
御手段は他方の同期ラインを監視してバーストの送信前
の他方の同期ライン上の承認信号の出現に応答し、承認
信号が消滅する後までバースト内の最初のデータ語がバ
ーストレジスタ手段から送信されるのを阻止する。

また制御手段は、方向ライン上の「方向大」信号の出現
に応答してデータラインからのバーストを記憶可能なら
しめる。制御手段はニ一方の同期ラインを監視し；この
一方の同期ライン上の対応データ有効信号の出現に応答
して１つずつ、合計で前記固定された数と同数の第２制
御信号をバーストレジスタ手段へ順次に供給し、バース
ト内の各データ語をバーストレジスタ手段内へ順次に記
憶させ；バースト内の最初のデータ語に対応するデータ
有効信号の受信後に単一の承認信号を他方の同期ライン
上に供給し；バーストレジスタ手段内の所定数の記憶素
子が別のデータバーストを記憶する準備を整えた後に他
方の同期ライン上の承認信号を消滅させる。

本明細書に組合わされ、本明細書の一部をなしている添
付図面は本発明の好ましい実施例を示しており、以下の
説明と共に本発明の原理を解読するのに役立つものであ
る。

〔実施例〕

以下に添付図面に示されている本発明の好ましい実施例
の詳細を説明する。

本発明においては、データの高速並列転送はバーストモ
ード非同期プロトコルを使用して達成される。本発明は
、フライトシュミレータ、ＣＴスキャナ或はＮＭＲ用高
性能イメージング、衛星テレメトリ、或はコンピュータ
間のリンクに必要とされるような、データ処理システム
によるデータ取得に特に適する。

バーストモード非同期プロトコルにおいては、小さい同
期データバーストに非同期握手が後続する。このように
するとデータ転送速度は完全同期プロトコルの速度に接
近するが、流れ制御は簡易でありエラー状態は充分に範
囲が限定される。

データのバーストは２或はそれ以上のデータ語からなる
。バースト内のデータ語の数は例えば１６或は３２のよ
うにある固定された数に選択される。データ語自体はそ
れぞれ複数のデータビットからなり、典型的には３２／
デ一タ語（ロングワードとも呼ばれる）である。その結
果、データの各バーストは所定数の情報ビットを含む。

例えば各バーストが１６語から成り、各語が３２ビツト
（即ち４バイト）からなっていれば、各同期データバー
ストは５１２ビツトからなる。

第１図に示すシステムにおいては、第１の装置１０及び
第２の装置１２は外部インターフェイスバス１４によっ
て相互接続されている。第１の装置１０及び第２の装置
１２はそれぞれ装置をバスにインターフェイスするゲー
トアレー１６及び１８を含む。装置１０内の別のゲート
アレー２６は装置をシステムバス２８にインターフェイ
スする。システムバス２８は、装置１０がプロセッサ、
メモリ及びＩ１０装置（図示せず）のようなデータ処理
システム内の他の供給源を利用し、それらと通信するこ
とを可能ならしめる。装置１０をシステムバス２８にア
クセス可能ならしめる１つの好ましい方法は、本発明の
譲渡人のディジタルイクイツブメントコ−ポレーション
に譲渡されたダレル・ドナルドソン及びリチャード・ジ
レットの合衆国特許出願０４４．４７０　（１９８７年
５月１日受理）に記載されている。装置１２はユーザ論
理回路３０を含むことができる。ユーザー論理回路３０
は装置１２と外部ライン３２との間の通信インターフェ
イスを提供する。

外部インターフェイスバス１４は複数のデータラインを
含み、各データラインは転送されるデータ語内の１ピン
トに対応する。外部インターフェイスバス１４は、承認
信号を輸送する第１の同期ライン、データ有効信号を輸
送する第２の同期ライン、及び少なくとも１本の方向ラ
インをも含む。

更にバス１４は、データライン上のマルチビットデータ
語のパリティを指示するパリティビットを輸送する少な
くとも１本のパリティラインを含むことができる。

第２図は装置１０及び１２を相互接続する外部インター
フェイスバス１４の好ましい実施例を示す。この実施例
には、装置１０と１２との間で転送される３２ビツトの
データ語の各ビット毎に１本、計３２本の双方向データ
ライン３４と、４本のパリティライン３６とが設けられ
ている。一方向性第１同期ライン３８及び一方向性第２
同期ライン４０が設けられており、第１同期ライン３８
は第１の装置１０が源である時にデータ有効信号を輸送
し、装置１０が行先である時には承認信号を輸送する。

同様に第２同期ライン４０は第２の装ｆ１２が源である
時にデータ有効信号を輸送し、装置１２が行先である時
には承認信号を輸送する。

従ってこの実施例においては、第１同期ライン３８は第
１の装置のための出力ラインであり、−古筆２同期ライ
ン４０は第２の装置のための出力ラインである。

別の実施例においては、第１及び第２同期ラインが双方
向であってよく、この場合一方のラインがデータ有効信
号の双方向転送に用いられ、他方のラインは承認信号の
双方向転送に専用される。

データ処理システムの第２図に示す装置１０及び１２の
実施例は、２本の一方向性方向ライン４２及び４４によ
って相互接続きれているものとしである。方向出信号は
装置１０によってライン４２上に供給され、装置１２に
よって方向大信号として翻訳処理される。一方ライン４
４上の方向出信号は装置１２によって供給され、装置１
０によって方向大信号として処理される。

別の実施例においては、２つのレベルの一方にセットさ
れる単一の双方向性方向ラインを使用し、これらのレベ
ルに依存して２つの装置の一方が源としてデータを送信
するようにしてバーストモード非同期プロトコルを実現
可能ならしめている。

第２図に示すように、外部インターフェイスバス１４は
、バースト終了ライン４６及びバースト可能化ライン４
８をも含む。この好ましい実施例においては、制御Ａデ
ータライン５０及び制御Ｂデータライン５２も装置１０
及び１２を相互接続している。これらの制御データライ
ンに関連して、分離したパリティライン及び同期ライン
（共に図示せず）を設けることもできる。

装置１０及び１２がバーストモードプロトコルを履行す
る場合、源装置は適切な同期ライン上の承認信号が消滅
するのを待つ。承認信号が消滅した後、バースト内の１
６の各データ語は完全同期プロトコルと同一速度で源か
ら送信される。何故ならば、源は送信される各データ語
に応答する承認信号を待機しないからである。行先装置
は、源装置から他方の同期ラインを通して送られるデー
タ有効信号を使用してバースト内の各データ語をクロッ
クインする。

行先装置はバースト内の最初のデータ語を受信した後に
、しかしそのバースト内の最後のデータ語を受信する前
の任意時点に承認信号を供給する。

源装置は次のデータバーストを送信する前に、この承認
信号と連結し握手する。各バースト内の最初のデータ語
の送信が非同期的に開始されるので流れ制御は可能であ
る。行先装置は、源装置がデー有効信号を供給する速度
でバースト内の固定された数（例えば１６）のデータ語
を受入れることができなければならない。

本発明によれば、装置と外部インターフェイスバスとの
間でデータのバースト（各バーストは固定された数のマ
ルチビットデータ語の中に所定数のデータビットを含む
）の高速並列転送を行う装置が提供される。この装置は
、この装置を外部インターフェイスバスに結合してデー
タライン、同期ライン及び方向ライン上へ信号を送信し
、これらのライン上の信号を受信する転送手段を具備す
る。第３図に示す装置実施例のように、転送手段には、
装置１０をデータ／パリティラインに結合するバッファ
５４、及び同期ライン、方向ライン、バースト終了ライ
ン、及びバースト可能化ラインに結合するバッファ５６
を設けることが好ましい。

本発明は、転送手段に結合されていて前記所定数と同数
の記憶素子を含み、第１の制御信号に応答して単一のマ
ルチビットデータ語をこれらの記憶素子からデータライ
ンへ送信し、また第２の制御信号に応答して単一のマル
チビットデータ語をデータラインからこれらの記憶素子
内に記憶するバーストレジスタ手段を含む。好ましくは
、バーストレジスタ手段は１６デ一タ語を送受信するた
めＦＩＦＯレジスタ５８のようなＦＩＦＯレジスタ手段
を含む。ＦＩＦＯレジスタは１つの記憶装置であって、
データを記憶した順序と同一の順序でデータを該装置外
へ送信する。１６の３２ビツト語からなるバースト内の
各データビットを記憶するために、ＦＩＦＯレジスタは
少なくとも５１２の記憶素子を含む。装置１０の１つの
好ましい実施例においては、バーストレジスタ手段は、
送信及び記憶する単一のマルチビットデータ語に対応す
るパリティビットを送信し記憶するための複数のパリテ
ィ記憶素子をも含む。この実施例においては、３２ビツ
トの各データ語に４パリテイビツト（データの各バイト
毎に１パリテイビツト）が組合わされているのでバース
ト内の各データ語に対応するパリティビットを送信し記
憶するためにはＦＩＦＯレジスタ５８内には別に６４の
記憶素子が必要である。

装置１０内のＦＩＦＯレジスタ５８の好ましい実施例に
は付加的な記憶素子が含まれている。その結果、バース
トレジスタ手段は外部インターフェイスバス、及びシス
テムバス２８、ローカルメモリ２０或はプロセッサ２２
・の両方との間でデータ転送を取扱うのに充分な数のデ
ータ語を記憶する。例えば付加的な４つの３２ビツトデ
一タ語を記憶するために１２８の記憶素子を付加すれば
、ＦＩＦＯレジスタ５８はローカルメモリ２０との間に
８語（１６バイト）のデータ転送を取扱うことが可能で
あり、一方１６語のデータバーストは完全に記憶するこ
とができる。

本発明によれば、装置は転送手段及びバーストレジスタ
手段に結合されている制御手段をも含む。

好ましくは、装置１０のための制御手段をステートシー
ケンサ６０によって実現する。

第３図に示すように、ステートシーケンサ６０はバッフ
ァ５６に方向用信号を供給して方向ライン４２に出力さ
せ、データラインへバーストの送信を可能ならしめる。

ステートシーケンサ６０はバースト当り１６の第１制御
信号をＦＩＦＯレジスタ５８へ順次に供給する。各第１
制御信号をＦＩＦＯレジスタ５８へ供給することによっ
て、ＦＩＦＯレジスタ５８は単一のマルチビットデータ
語を出力マルチプレクサ６２を介してデータバッファ５
４ヘシフトアウト可能となり、バースト内の各データ語
はバーストレジスタ手段から転送手段へ順次に送信され
ることになる。ステートシーケンサ６０はバースト当り
１６のデータ有効信号をバッファ５６へ順次供給して第
１同期ライン３８へ出力させる。各データ有効信号は、
バースト内の対応データ語がＦＩＦＯレジスタ５８から
順次に送信された後に供給され、それによって行光装置
はバースト内の各データ語を同期受信可能になる。ステ
ートシーケンサ６０は第２同期ライン４０を監視し、バ
ーストの送信より前に第２同期ライン４０に供給される
承認信号に応答する。

ステートシーケンサ６０は承認信号が出現している時に
はバースト内の最初のデータ語をＦＩＦＯレジスタ５８
のための第１制御信号を供給せず、それによって承認信
号が消滅した後まで最初のデータ後がＦＩＦＯレジスタ
５８から送信されるのを阻止する。

好ましくは、装置１０内のステートシーケンサ６０はバ
ス１４の方向ライン４４上に方向大信号が発生するのに
応答して、バス１４のデータライン３４からのバースト
を記憶可能ならしめる。ステートシーケンサ６０は第２
同期ライン４０を監視し、ＦＩＦＯレジスタ５８に１６
の第２制御信号を順次供給する。各第２制御信号は、第
２同期ライン上に対応データ有効信号が発生するのに応
答して供給される。各第２制御信号はＦＩＦＯレジスタ
５８に印加され、ＦＩＦＯレジスタ５８はデータバッフ
ァ５４からの単一マルチビットデータ語を入力マルチプ
レクサ６４を介してシフトイン可能になる。第２制御信
号はバースト内の各データ語をバーストレジスタ手段内
へ順次記憶させることが可能である。ステートシーケン
サ６０はバースト内の最初のデータ語に対応するデータ
有効信号を受信した後にバス１４の第１同期ライン３８
上に単一の承認信号を発生し、ＦＩＦＯレジスタ５８内
の５１２の記憶素子が別のデータバーストを記憶する準
備が整った後にこの承認信号を消滅させる。

好ましくは装置１０は、方向大信号の受信に応答し、バ
ースト内の最初のデータ後に対応する最初のデータ有効
信号を受信した直後にバス１４の第１同期ライン３８上
に承認信号を発生する。即ち、送信断信号を使用する完
全同期システムとは異なり、バーストモード非同期シス
テムは行先装置が送信されたデータバーストを受信し始
めつつあることを源装置に積極的に指示するのである。

従って、源装置は、バースト内の最初のデータ語を送信
してから所定の時間（“時間切れ”期間）内に承認信号
が発生しない時は、問題が発生したことを判断すること
ができる。次のデータバーストを記憶するためにＦＩＦ
○レジスタ５８内の５１２の記憶素子をクリヤした後、
もしエラーが検出されなければステートシーケンサ６０
は承認信号を消滅させる。

本発明の好ましい実施例においては装置１０は、ＦＩＦ
Ｏレジスタ手段及び制御手段に結合されている複数のデ
ータラインを含む内部バス２４、この内部バスに結合さ
れているローカルメモリ２０、及び内部バスに結合され
ているプロセッサ２２を有している（第１図参照）。そ
の結果、装置１０はシステムバス２８に結合されている
Ｉ１０プロセッサとして働らかせることかできる。即ち
外部インターフェイスバス１４へ及び該バス１４から転
送され′るデータは、プロセッサ２２をそのようにプロ
グラムしておけば、メモリ２０内へ挿入し、処理する（
例えばデータ変形、サンプリング）ことができる。ＦＩ
ＦＯレジスタ５８は、出力マルチプレクサ６２或は入力
マルチプレクサ６４、及びデータバッファ６６を介して
内部バス２４に結合されるので、システムバス２８、ロ
ーカルメモＩ７２０、或はプロセッサ２２の何れかへデ
ータを転送することが可能である。

好ましくは制御手段は、バースト内の固定された数のデ
ータ語を、バーストが転送される前の語計数として記憶
する語計数レジスタ手段をも含む。

一実施例においては、制御手段はデータ有効信号の発生
に応答して語計数レジスタ手段内の語計数を減少させて
行く。その結果、語計数値がＯに等しくなった時、語計
数レジスタ手段はデータバーストの転送が完了したこと
を表示することになる。

第３図に示す装置においては、命令及びステータスレジ
スタブロック６８はデータバッファ６６を介して内部バ
ス２４へ、及び出力マルチプレクサ６２及びデータバッ
ファ５４を介して外部インターフェイスバス１４へ結合
される。またレジスタブロック６８はステートシーケン
サ６０と、バッファ７２を介して内部バス２４に結合さ
れている別のステートシーケンサ７０とに結合されてい
る。第３図に示すように、装置１０内の命令及びステー
タスレジスタブロック６８は制′４ＨＡデータライン５
０及び制御Ｂデータライン５２に結合されている。更に
レジスタブロック６８は、バッファ７６を介して内部バ
ス２４に結合されている割込み要求論理回路７４にも結
合されている。装置１０がシステムバス２８に割込み要
求を可能にする１つの好ましい方法は、本発明の譲受人
であるディジタルイクイツブメントコ−ポレーションに
譲渡されたダグラス・ウィリアムスの合衆国特許出願０
４５，０４６号（１９８７年５月１日受理）に記載され
ている。例えばパリティエラーの存在のようなレジスタ
ブロック６８内の若干の表示に応答して、装置１０は割
込み要求を発生することができる。

好ましくは語計数レジスタ手段は、レジスタブロック６
８内の語（或はバイト）計数レジスタ７８によって実現
する。バースト内の最初のデータ語が転送される前に、
レジスタ７８に１６語（或は６４バイト）の計数がロー
ドされる。この語計数はプロセッサ２２（第１図）の制
御の下に内部バス２４を介してレジスタ７８内ヘロード
することができる。語計数の源はローカルメモリ２０で
あってもよいし、或はシステムバス２８に結合されてい
る何らかの装置であってもよい。変形として、使用する
プロトコルが、バースト内で送信される最初のデータ語
にそのバーストのための語計数を含ませる、或はバース
ト内の合計語計数が源装置から行先装置へ示されるよう
に語計数をバス１４の制御データライン５０或は５２を
通して送信することを要求してもよい。データ有効信号
がステートシーケンサ６０によってバッファ５６へ供給
されるか或はバッファ５６から受信される度に、ステー
トシーケンサ６ｏは語計数レジスタ７Ｂ内の語計数を減
少させる。レジスタ７８内に蓄えられていた語計数がＯ
に等しくなった時、バーストの転送は完了している。そ
れに応答して源装置内のステートシーケンサ６ｏは、バ
ス１４の第２同期ライン４０上の承認信号が行先装置に
よって消滅させられるまで、次のバースト内の最初のデ
ータ語が送信されるのを阻止する。一方、行先装置内の
ステートシーケンサ６０は、バーストの転送が完了する
までは承認信号を消滅させない。別の実施例においては
、同じ結果を得るために、送受信されるデータ語の数を
計数して記憶し、語計数レジスタ７８内に前に記憶させ
た語計数と実際に転送された数とを比較し、転送された
データ語の数と前に記憶させた語計数とが一敗した時に
バーストの転送が完了したことを表示することによって
、同等機能を遂行させることができる。

本発明の好ましい実施例においては制御手段は部分的バ
ースト内の最後のデータ語がバーストレジスタ手段から
送信された時点で転送手段にバースト終了信号を供給し
て出力させ、また制御手段は部分的バーストが装置−・
転送される時にバースト終了ラインを監視しバースト終
了信号の出現に応答して最後のデータ語であることをバ
ーストレジスタ手段へ識別する。第３図の実施例ではス
テートシーケンサ６０は若干の状態に応答してバースト
終了信号を発生する。ライン４６上のバースト終了信号
は、データのブロックが転送されつつある時そのブロッ
ク内のデータの合計数がバースト内の固定数のデータ語
によって等分できない時に有用である。バースト終了信
号はバーストモード非同期ブゴトコルを使用しながら部
分的バーストの転送を容易にする。

例えば、一実施例においてプロセッサ２２（第１図）は
命令及びステータスレジスタブロック６８内のブロック
語計数レジスタ（図示せず）に３０デ一タ語のブロック
語計数をロードすることができる。先ず完全１６語バー
ストが送信されるが、ブロック内の最後のバーストは１
４デ一タ語しか含まない。しかし、行先装置は１６デ一
タ語と各バースト毎の１６デ一タ有効信号とを受信する
ことを予期している。従って、源装置内の語計数レジス
タ７８が、最後のバーストの送信開始時に１６より少な
い語計数を含んでいるか或はロードされている場合には
、ステートシーケンサ６０は語計数レジスタ７８内の語
計数が０まで減少した時にバースト終了信号を供給して
行先装置へ出力させる。その結果行先装置は部分的バー
スト内の付加的なデータ語を待機してデータ転送プロセ
スを遅滞させることはなく、たとえ１６デ一タ語を受信
しなくとも承認信号を消滅させる。

本発明の実施例に使用されるように使用者によって選択
されたプロトコルに依存して、ブロック語計数を源装置
から行先装置へ送信することが可能であり、これにより
行先装置がデータブロック内の最後のデータ語が送られ
たことを決定できるという別の方法が提供される。ブロ
ック語計数はあるブロック内の最初のデータ語として送
信することが可能であり、或は制御Ａ或はＢデータライ
ン５０或は５２を介して分離して供給することが可能で
ある。

本発明の別の好ましい実施例においては、制御手段はバ
ースト可能化ラインを監視し、装置からデータを転送中
でバースト可能化信号が出現していない時に単一の第１
制御信号のみをバーストレジスタ手段へ供給する。この
動作によって、他の同期ライン上に対応承認信号が出現
し、消滅するまで１より多くのマルチビットデータ語が
装置から送信されるのを阻止し、完全非同期プロトコル
を使用するデータ転送を実現させている。好ましい実施
例においては、命令及びステータスレジスタブロック６
８内のバースト可能化ステータスレジスタ（図示せず）
内のビットは源及び行先の両装置においてセットされ、
制御手段にバースト可能化信号を転送手段へ供給させな
ければならない。

変形として、装置１０はバースト可能化信号を発生する
ためにハードワイヤードすることができる。

もし源装置及び行先装置からバースト可能化ライン４８
までワイヤードＡＮＤ接続がなされていれば、データ処
理システムを可能化してモード非同期プロトコルを履行
させるためにはライン４８に接続されている全装置にバ
ースト可能化信号を発生させなければならない。

バースト可能化信号はデータ語の部分的バーストを転送
するためにも使用できる。このように使用する場合には
、部分的バースト内の各データ語は非同期的に転送され
る。この方法によれば、バースト終了ライン４６を除去
し、装置１０及び１２上のライン４Ｇに接続されている
ビンを除いた実施例において完全バースト及び部分的バ
ーストの両者を転送することができる。

例えば、一実施例において、プロセッサ２２は命令及び
ステータスレジスタブロック６８内のブロック語計数レ
ジスタ内に３０デ一タ語のブロック語計数をロードする
ことができる。先ず１６語バーストが送信されるが、こ
のブロック内の最後のバーストは１４デ一タ語しか含ん
でいない。この実施例においては、最後のバーストの送
信開始時に１６よりも少ない語計数を語計数レジスタ７
８が含んでいるか或はロードされていれば、バースト可
能化ステータスレジスタ内のビ・７トがセントされるこ
とはなく、ステートシーケンサ６０が転送手段にバース
ト可能化信号を供給して出力させることもない。従って
、部分的バースト内の各データ語が転送されている場合
にはバースト可能化ライン４８上にバースト可能化信号
は出現しない。その結果、ブロック内の最初の１６デ一
タ語はバーストモード非同期プロトコルを使用して転送
され、ブロック内の最後の１４デ一タ語はそれぞれ非同
期的に転送されることなる。バースト可能化ライン４８
上のバースト可能化信号の消滅に応答して行先装置内の
制御手段は、バースト内の全データ語に対してのみ単一
の承認信号の供給及び消滅を行う代りに、部分的バース
ト内の各データ語及び全データ語の受信後に承認信号の
発生及び消滅を行う。

本発明の好ましい実施例においては、制御手段は装置が
データ送信（源）モードにあるのか或はデータ受信（行
先）モードにあるのかを表わすビットを記憶するモード
レジスタ手段をも含む。第３図の実施例においては、デ
ータバッファ６６を介して内部バス２４に、また出力マ
ルチプレクサ６２及びデータバッファ５４を介して外部
インターフェイスバス１４に結合されている命令及びス
テータスレジスタブロック６８が、単一のビットをロー
ドされるモードレジスタ８０を含む。モードレジスタ８
０内の単一のビットは、装置１ｏが次のデータバースト
の転送中に源となる場合にはセットされ、また次のデー
タバーストの転送中に行先装置となる場合にはリセット
される。モードレジスタ８０内のビットはプロセッサ２
２によって、或はシステムバス２８に結合されている何
等かの装置によってセットすることができる。次のデー
タバーストのために源装置内のモードレジスタビットが
セットされるのに応答してその装置内のステートシーケ
ンサ６０はバッファ５６へ方向出信号を供給するので、
この方向出信号は方向ライン４２上へ出力される。この
実施例においては、行先装置のモードレジスタ８０内の
次のデータバーストのためのビットは、方向ライン４４
からバッファ５６によって受信される方向大信号に応答
してステートシーケンサ６０によってリセットされる。

第３図に示す装置１０の実施例においては、ＦＩＦＯレ
ジスタ５８は入力マルチプレクサ６４を介してデータバ
ッファ５４からデータ語をシフトインし、出力マルチプ
レクサ６２を介してデータバッファ５４ヘデータ語をシ
フトアウトする。

好ましくは、データバッファ５４は双方向トランシーバ
とし、装置が方向出信号を出力する時は送信モードで動
作可能ならしめ、また装置が方向大信号を受信する時は
受信モードで動作可能ならしめるようにする。方向大信
号及びデータ有効信号の受信に応答して入力マルチプレ
クサは“Ａ”入力ラインを選択し、レジスタ５８の人力
へのデータ語を供給してレジスタ５８内へシフトインさ
せる。好ましい実施例においては、装置１０内のゲート
アレー１６は、適切な時点にデータ有効信号を発生させ
るのに使用される内部クロック（図示せず）を含む。モ
ードレジスタ８０内のビットのセット及び内部クロック
信号の発生に応答してＦＩＦＯレジスタ５８は、レジス
タ５８の出力に結合されていて“Ａ”入力ラインを選択
する出力マルチプレクサ６２を介してデータをシフトア
ウトする。第３図の実施例においては、方向出信号及び
方向大信号に応答するマルチプレクサ６２及び６４が存
在するために、ＦＩＦＯレジスタ５８をは流れるデータ
は一方向でありながら、データ転送の方向を切替えるこ
とが可能になっている。

装置１０の好ましい実施例においては、制御手段は、装
置が源装置から（或はシステムバス２８から）受信した
データ語内にパリティエラーを検出したか否かを表わす
少なくとも１つのビットを記憶するパリティエラーステ
ータスレジスタ手段をも含む。第３図の実施例において
は、命令及びステータスレジスタブロック６８はステー
トシーケンサ６０及び７０、及び割込み要求論理回路７
４に結合され、パリティエラーが検出されるとセットさ
れる単一ビットがロードされるパリティエラーステータ
スレジスタ８２を含む。ＦＩＦＯレジスタ５８はバース
ト内の各データ語に対応するパリティビットを送信し記
憶するために付加的な６４記憶素子を含む。好ましくは
装置１０内のパリティエラーステータスレジスタ８２を
、受信したデータ及びパリティビットを監視するパリテ
ィ検査手段にも結合し、データバッファ５４及び６６に
それぞれ結合されているパリティ検査回路８４及び８６
のようなパリティエラーステータスレジスタ手段内のビ
ットをセットさせる。装置１０によって受信された各デ
ータ語毎にパリティ検査回路は３２データ及び４パリテ
イビツトを監視し、パリティエラーが存在するか否かを
決定する。受信したデータ語内のパリティエラーの検出
に応答して適切なパリティ検査回路はパリティエラース
テータスレジスタ８２内の単一ビットをセットする。

完全同期プロトコルに比して、バーストモード非同期プ
ロトコルを使用するとエラー状態からの回復に必要な時
間及びソフトウェア努力が減少する。例えば、バリティ
エラースーテタスレジスタ８２内のビットのセットに応
答してステートシーケンサ６０は承認信号を発生し続け
、それによって源装置が次のデータバーストを送信する
のを阻止する。装置１０内の制御手段は、バス１４の制
御Ａ或はＢデータライン５０或は５２上に命令コードを
出力してデータ転送を再び試みることを要求することに
よって、パリティ−エラーステータスレジスタのセット
に応答する。装置１０からの再試行要求に応答して、再
試行命令コードを翻訳即ちデコードするための論理回路
を含む源装置はデータバーストを装置１０へ再送信する
。再送信は、源装置内のバーストレジスタ手段に再装填
し、源装置のレジスタブロック６８内の語計数レジスタ
７８に１６の語計数をロードし、源装置がバス１４の制
御Ａ或はＢデータライン５０或は５２上に源装置のデー
タバースト再送信準備が整ったことを表わすコードを出
力することによって達成することができる。またパリテ
ィ−エラーステータスレジスタをセットすることによっ
て、システムバス２８に結合されているプロセッサがサ
ービス可能な割込み要求論理回路７４は割込みを発生す
る。更に、正確に受信されなかったバースト内の特定デ
ータ語を識別するために、及びこれらの特定データ語だ
けの再送信を制御データラインを介して要求するために
、源装置及び行先装置には特別なハードウェア及びソフ
トウェアを含ませることができる。

好ましくは装置１０、出力マルチプレクサ６２及びバッ
ファ５４及び６６に結合されているパリティ発生器回路
８８をも含む。パリティ発生器回路８８は、データ語が
バーストレジスタ手段から外部インターフェイスバス１
４或はシステムバス２８　（バス２４経由）の何れかへ
出力される時に使用される。この実施例においては、３
２ビツトの各データ語がＦＩＦＯレジスタ５８から出力
される時に４パリテイビツトがパリティ発生器回路８８
によって発生され、パリティライン３６上に或はシステ
ムバス２８上に出力される。

第４図に示す装置１２は本発明の別の好ましい実施例を
構成する。好ましくは、装置１２は第３図の装置１０に
関して詳細に説明したものと同じ構造及び機能を実現す
る。

好ましくは、第４図の装置１２の転送手段は、外部イン
ターフェイスバス１４のデータ／パリティライン、同期
ライン、方向ライン、バースト終了ライン、バースト可
能化ライン、及び制御データラインと、装置１０とを結
合するトランシーバ９０によって実現する。この好まし
い実施例においては、バーストレジスタ手段はＦＩＦＯ
レジスタ９２を含む。制御手段はステートシーケンサ９
４によって実現する。

第４図に示す装置実施例においては、トランシバ９６及
び９８がＦＩＦＯレジスタ９２とトランシーバ９０とを
結合し、それによってＦＩＦＯレジスタ９２によって実
現されているバーストレジスタ手段と、トランシーバ９
０によって実現されている転送手段との間に単一のマル
チビットデータ語を何れの方向にも転送可能ならしめて
いる。

トランシーバ９６及び９８を使用することによって、第
３図の装置１０において使用されているマルチプレクサ
の代りに、トランシーバ９０とＦＩＦＯレジスタ９２と
の間のデータ転送方向を変化させる３ステートバスが得
られる。好ましくは、トランシーバ９６は、外部インタ
ーフェイスバス１４から受信する３２データビツト及び
４パリテイビツトを監視してパリティエラーが存在する
か否かを検出するパリティ検査手段を含む。トランシー
バ９８の好ましい実施例においては、パリティ発生器回
路が設けられている。３２ビツトのデータ語がＦＩＦＯ
レジスタ９２から外部インターフェイスバス１４へ転送
されている時には、トランシーバ９８は４パリテイビツ
トを発生してパリティラインへ出力する。

好ましくは、装置１２はモード選択手段を含む。

該手段は制御手段とユーザー論理回路３０とに結合され
、ユーザー論理回路３０及び装置１２に対して選択され
た動作モードを指定する。第４図の実施例においては、
装置１２のモード選択手段はモード選択及びステータス
レジスタ１０２を含む。

モード選択及びステータスレジスタ１０２は、トランシ
ーバ９０を介して外部インターフェイスバス１４の制′
４８Ｂデータラインに、及びステートシーケンサ９４に
結合されている。好ましい実施例においてはデータ処理
システムのためのプロトコルは、バス１４に結合されて
いるある装置に対して制御Ｂデータライン５２を通して
モード選択デ−夕をレジスタ１０２内ヘロードするよう
に要求することができる。

装置１２は、ディスク或はテープのような記憶装置のた
めの制御装置として使用することができる。また装置１
２は、直列リンクを介して複数の他のシステムへの（デ
ータ処理システムのための）インターフェイスとして使
用することもできる。

好ましくは装置１２において、制御手段からの第１制御
信号をＦＩＦＯレジスタ手段に供給してＦＩＦＯレジス
タ手段に単一のマルチビットデータ語を転送手段へ続出
し可能ならしめ、また第２制御信号をＦＩＦＯレジスタ
手段に供給して単一のマルチビットデータ語を転送手段
からＦＩＦＯレジスタ手段内へ書込み可能ならしめる。

装置１２において実現されているように、ＦＩＦＯレジ
スタ９２はデュアルポートＲＡＭであり、ステートシー
ケンサ９４から受信する読出し信号及び書込み信号に応
答する。

装置１２内の制御手段は、装置１０に関して構造及び動
作を詳細に説明した語計数レジスタ手段、モードレジス
タ手段、及びパリティエラーステータスレジスタ手段を
も含むことができる（第４図には図示してない）。好ま
しくは、装置１２内の１１１手段は外部インターフェイ
スバス１４にバースト可能化信号及びバースト終了信号
を供給し、バス１４上のこれらの信号を監視する。

更に、装置１２内に制御データ入／出力論理回路１０４
を設け、トランシーバ９０を介してＦＩＦＯレジスタ９
２を制ｊＢＡデータラインに結合させることができる。

その結果、語計数或は再試行要求のようなプロトコルデ
ータを制？ＩＡデータライン５０上へ送信することが可
能となる。

第５図のグラフは、完全非同期プロトコルに対してバー
ストモード非同期プロトコルの改善されたデータ転送速
度を示す。このグラフはバースト内のデータ語の固定さ
れた数を変化させた時の予期されるデータ転送速度（メ
ガバイト７秒）を示す。転送速度は、付加的な承認信号
との握手により多くの時間を必要とするために、バース
ト内に含まれる語が少ない時には低くなる。しかしバー
スト内のデータ語の数が増加するにつれて収穫逓減が得
られ、速度の最大の改善は１６或は３２デ一タ語バース
トを使用した時に達成することができる。第５図の下部
には完全非同期プロトコルの速度が比較的低いことが示
されており、これらのプロトコルは各データ語の後に承
認信号を必要とする場合（即ちバースト内に１デ一タ語
だけが含まれる場合）に予期される転送速度を低下させ
る。

第５図に示すように、データ転送に必要とされる時間の
大部分は握手に費やされている。その結果、データのブ
ロックの転送中に握手が少なければ性能は改善される。

転送される各データバースト毎の承認信号の出現及び消
滅に伴う待機時間はバースト内のデータ語の固定数によ
って除される。

本発明の好ましい実施例においては、データ内のクロッ
キングに使用されるデータ有効信号及び制御信号は約７
５乃至８０ナノ秒毎に供給される。

これは、第５図に示す約１５０ナノ秒の遅いサイクル時
間に比して比較的高速のサイクル時間である。この好ま
しい実施例において使用している１６或は３２デ一タ語
／バーストによれば、データ転送速度は４６メガバイト
／秒にも達する。バーストモード非同期プロトコルの使
用によるこの高速度は、完全同期プロトコルの予期され
るデータ転送速度の５０メガバイト／秒よりも掻く僅か
に遅いだけであり、しかもより良き流れ制御とより容易
なエラー回復が提供されるのである。

当業者ならば本発明の範囲及び思想から逸脱することな
く本発明の方法及び装置に種々の変形及び変化を施し得
ることは明白であろう。例えば、本明細書において説明
した回路が遂行する機能はプログラム可能なプロセッサ
による命令の実行によって遂行させることが可能である
。同様に、異なる環境において本発明の種々の使用が存
在する（例えば装置は同一のキャビネット内に配置する
ことが可能であり、或はケーブルによって接続すること
も可能である）。従って、本発明は、本発明のこれらの
変形及び変化も本発明の範囲に含むものであることを理
解されたい。

【図面の簡単な説明】

第１図は本発明による装置を組入れたシステムの概要ブ
ロック線図であり、 第２図は本発明による装置を相互接続する外部インター
フェイスバスの好ましい実施例の概要図であり、 第３図は本発明による装置の一実施例のブロック線図で
あり、 第４図は本発明による装置の別の実施例のブロック線図
であり、 第５図はバーストモード非同期プロトコルを使用した時
のデータ転送速度の改善を示すグラフである。 １０・・・・・・第１の装置、１２・・・・・・第２の
装置、１４・・・・・・外部インターフェイスバス、１
６．１８．２６・・・・・・ゲートアレー、２０・・・
・・・ローカルメモリ、２２・・・・・・プロセッサ、
２４・・・・・・内部バス、２８・・・・・・システム
バス、３０・・・・・・ユーザー論理回路、３２・・・
・・・外部ライン、３４・・・・・・データライン、３
６・・・・・・パリティライン、３８．４０・・・・・
・同期ライン、４２．４４・・・・・・方向ライン、４
６・・・・・・バースト終了ライン、４８・・・・・・
バースト可能化ライン、５０．５２・・・・・・制御デ
ータライン、５４．５５．６６．７２．７６・・・・・
・バッファ、５８．９２・・・・・・ＦＩＦＯレジスタ
、６０．７０．９４・・・・・・ステートシーケンサ、
６２．６４・・・・・・マルチプレクサ、６８・・・・
・・命令及びステータスレジスタブロック、７４・・・
・・・割込み要求論理回路、７８・・・・・・語計数レ
ジスタ、８０・・・・・・モードレジスタ、８２・・・
・・・パリティエラーステータスレジスタ、８４．８６
・・・・・・パリティ検査回路、８８・・・・・・パリ
ティ発生器回路、９０．９６．９８・・・・・・トラン
シーバ、１０２・・・・・・モード選択及びステータス
レジスタ、１０４・・・・・・制御データ入／出力論理
回路。

Claims (1)

1. 【特許請求の範囲】 １、転送されるデータ語内のビットに対応する複数のデ
   ータライン、データ有効信号を輸送する第１同期ライン
   、承認信号を輸送する第２同期ライン、および方向ライ
   ンを含む外部インターフェイスバスと装置との間に、そ
   れぞれが所定数のデータビットを含む固定された数のマ
   ルチビットデータ語を含むデータバーストを高速並列転
   送する装置であって： 装置と外部インターフェイスバスとを結合し、データラ
   イン、同期ライン、および方向ライン上に信号を送信し
   、該ライン上の信号を受信する転送手段； 転送手段に結合され、前記所定数と同数の記憶素子を含
   み、第１制御信号に応答して単一のマルチビットデータ
   語を記憶素子からデータラインへ送信し、第２制御信号
   に応答して単一のマルチビットデータ語をデータライン
   から記憶素子内に記憶させるバースト手段；及び 転送手段及びバーストレジスタ手段に結合されている制
   御手段 を具備し； 前記制御手段は： 転送手段へ方向出信号を供給して方向ラインへ出力させ
   ることによってデータバーストをデータラインへ送信す
   ることを可能ならしめ；バーストレジスタ手段へ前記固
   定された数と同数の第１制御信号を順次供給してバース
   トの各データ語をバーストレジスタ手段から転送手段へ
   順次に送信させ； バースト内の対応するデータ語がバーストレジスタ手段
   から順次に送信された後に１つずつ、合計で前記固定さ
   れた数と同数のデータ有効信号を転送手段へ供給し、一
   方の同期ラインへ出力させてバースト内の各データ語の
   同期受信を可能ならしめ；且つ 他方の同期ラインを監視してバーストの送信前の他方の
   同期ライン上の承認信号の出現に応答し、承認信号が消
   滅する後までバースト内の最初のデータ語がバーストレ
   ジスタ手段から送信されるのを阻止し； また前記制御手段は： 方向ライン上の方向入力信号の出現に応答してデータラ
   インからのバーストを記憶可能ならしめ； 一方の同期ラインを監視し、該一方の同期ライン上の対
   応データ有効信号の出現に応答して１つずつ、合計で前
   記固定された数と同数の第２制御信号をバーストレジス
   タ手段へ順次に供給し、バースト内の各データ語をバー
   ストレジスタ手段内へ順次に記憶させ； バースト内の最初のデータ語に対応するデータ有効信号
   の受信後に単一の承認信号を他方の同期ライン上に供給
   し； バーストレジスタ手段内の所定数の記憶素子が別のデー
   タバーストを記憶する準備を整えた後に他方の同期ライ
   ン上の承認信号を消滅させる ことを特徴とする装置。 ２、バーストレジスタ手段が固定された数のマルチビッ
   トデータ語を送信し、記憶するＦＩＦＯレジスタ手段か
   らなる請求項１記載の装置。 ３、ＦＩＦＯレジスタ手段は、該手段への各第１制御信
   号の印加に応答して単一のマルチビットデータ語を転送
   手段へ読出し、また各第２制御信号の印加に応答して単
   一のマルチビットデータ語を転送手段から書込む請求項
   ２記載の装置。 ４、ＦＩＦＯレジスタ手段は、該手段への各第１制御信
   号の印加に応答して単一のマルチビットデータ語を転送
   手段へシフトアウトし、また各第２制御信号の印加に応
   答して単一のマルチビットデータ語を転送手段からシフ
   トインする請求項２記載の装置。 ５、制御手段はステートシーケンサからなる請求項４記
   載の装置。 ６、記憶装置のための制御回路をも具備する請求項４記
   載の装置。 ７、制御手段はステートシーケンサからなる請求項１記
   載の装置。 ８、記憶装置のための制御回路をも具備する請求項１記
   載の装置。 ９、装置の選択された動作モードを指定するモード選択
   手段をも具備する請求項１記載の装置。 １０、ＦＩＦＯレジスタ手段及び制御手段に結合されて
   いる第２の複数のデータラインを含む内部バス； 内部バスに結合されているローカルメモリ；及び 内部バスに結合されているプロセッサ をも具備する請求項１記載の装置。 １１、制御手段はバーストの転送前に語計数として固定
   された数を記憶する語計数レジスタ手段をも備え、また
   制御手段はデータ有効信号の出現に応答して語計数レジ
   スタ手段内の語計数を減少させ、語計数レジスタ手段は
   語計数値が０になることによってデータバーストの転送
   が完了したことを表わす請求項１記載の装置。 １２、制御手段は、装置がデータ送信モードにあるか或
   は受信モードにあるかを表わす１つのビットを記憶する
   モードレジスタ手段をも備える請求項１記載の装置。 １３、外部インターフェイスバスはバースト可能化ライ
   ンを含み、制御手段はバースト可能化ラインを監視しバ
   ースト可能化信号が出現していない場合には装置からデ
   ータを転送中に単一の第１制御信号のみをバーストレジ
   スタ手段へ供給して、他方の同期ライン上に対応承認信
   号が出現しそして消滅する後まで１より多くのマルチビ
   ットデータ語が送信されるのを阻止する請求項１記載の
   装置。 １４、外部インターフェイスバスはバースト終了ライン
   を含み、制御手段は部分的バースト内の最後のデータ語
   がバーストレジスタ手段から送信される時点にバースト
   終了信号を転送手段へ供給してバースト終了ラインへ出
   力させ、また制御手段は部分的バーストが装置へ転送さ
   れる時にバースト終了ラインを監視してバースト終了信
   号の出現に応答して最後のデータ語であることをバース
   トレジスタ手段へ識別する請求項１３記載の装置。 １５、外部インターフェイスバスはバースト終了ライン
   を含み、制御手段は部分的バースト内の最後のデータ語
   がバーストレジスタ手段から送信される時点にバースト
   終了信号を転送手段へ供給してバースト終了ラインへ出
   力させ、また制御手段は部分的バーストが装置へ転送さ
   れる時にバースト終了ラインを監視しバースト終了信号
   の出現に応答して最後のデータ語であることをバースト
   レジスタ手段へ識別する請求項１記載の装置。 １６、外部インターフェイスバスはデータライン上のマ
   ルチビットデータ語のパリテイを指示するパリテイビッ
   トを輸送するパリテイラインをも含み； 転送手段はパリテイビットをパリテイライン上で送信及
   び受信し； バーストレジスタ手段は送信及び記憶される単一のマル
   チビットデータ語に対応するパリテイビットを送信及び
   記憶するための複数のパリテイ記憶素子を含む 請求項１５記載の装置。 １７、記憶装置のための制御回路をも具備する請求項１
   ６記載の装置。 １８、該インターフェイスバスはデータライン上のマル
   チビットデータ語のパリテイを指示するパリテイビット
   を輸送するパリテイラインをも含み； 転送手段はパリテイビットをパリテイライン上で送信及
   び受信し； バーストレジスタ手段は送信及び記憶される単一のマル
   チビットデータ語に対応するパリテイビットを送信及び
   記憶するための複数のパリテイ記憶素子を含む 請求項１４記載の装置。 １９、外部インターフェイスバスはデータライン上のマ
   ルチビットデータ語のパリテイを指示するパリテイビッ
   トを輸送するパリテイラインをも含み； 転送手段はパリテイビットをパリテイライン上で送信及
   び受信し； バーストレジスタ手段は送信及び記憶される単一のマル
   チビットデータ語に対応するパリテイビットを送信及び
   記憶するための複数のパリテイ記憶素子を含む 請求項１記載の装置。 ２０、制御手段は、装置が受信したデータ語内にパリテ
   イエラーを検出したか否かを表わす１つのビットを記憶
   するパリテイエラーステータスレジスタ手段をも備え； 装置は、転送手段及び制御手段に結合され受信したデー
   タビット及びパリテイビットを監視し受信したデータ語
   内のパリテイエラーの検出に応答してパリテイエラース
   テータスレジスタ手段内のビットをセットするパリテイ
   検査手段をも備えた 請求項１９記載の装置。 ２１、それぞれが所定数のデータビットを含む固定され
   た数のマルチビットデータ語を含むデータバーストを、
   それぞれが前記所定数と同数の各データバーストを記憶
   するための記憶素子を含む第１の装置と第２の装置との
   間で、データ有効信号を輸送する第１同期ライン、承認
   信号を輸送する第２同期ライン、データ転送を制御する
   方向ライン、及び転送されるデータ語内のビットに対応
   する複数のデータラインを含む外部インターフェイスバ
   スを介して高速並列転送する方法であって； 方向出信号を方向ラインを通して第１の装置から第２の
   装置へ送信し； 第１の装置によって第２同期ラインを監視して承認信号
   が第２の装置によって供給されつつあるか否かを決定し
   ； 前記固定された数と同数のデータ語をバーストの形状で
   第１の装置の記憶素子からデータラインへ順次に送信し
   、但し承認信号が第２の装置によって供給されつつある
   時にはバースト内の最初のデータ語は送信せず； バースト内の対応データ語の送信の後で且つバースト内
   の次のデータ語の送信の前にそれぞれ１つの、合計で前
   記固定された数と同数のデータ有効信号を第１の装置か
   ら第１同期ラインへ順次に送信し； 第２の装置によって第１同期ラインを監視してデータ有
   効信号が第１の装置によって送信されつつあるか否かを
   決定し； データ有効信号が第１の装置によって送信されつつある
   時は、バースト内の各データ語を第２の装置内の記憶素
   子内へ順次に記憶させ；バースト内の最初のデータ語に
   対応するデータ有効信号が第１の装置から送信された後
   に単一の承認信号を第２の装置によって第２同期ライン
   上へ供給し；そして 第２の装置内の所定数の記憶素子が別のデータバースト
   を記憶する準備が整った後に第２の装置による単一の承
   認信号を消滅させる 諸段階を具備する方法。 ２２、所定数のデータビットを含む固定された数のマル
   チビットデータ語からなるデータバーストの部分的バー
   ストを、それぞれが前記所定数と同数のデータバースト
   を記憶するための記憶素子を含む第１の装置と第２の装
   置との間で、データ有効信号を輸送する第１同期ライン
   、承認信号を輸送する第２同期ライン、データ転送を制
   御する方向ライン、バースト終了ライン、及び転送され
   るデータ語内のビットに対応する複数のデータラインを
   含む外部インターフェイスバスを介して高速並列転送す
   る方法であって：方向出信号を方向ラインを通して第１
   の装置から第２の装置へ送信し； 第１の装置によって第２同期ラインを監視して承認信号
   が第２の装置によって供給されつつあるか否かを決定し
   ； 前記固定された数よりも少ない数に等しい複数のデータ
   語を部分的バーストの形状で第１の装置内の記憶素子か
   らデータラインへ順次に送信し、但し承認信号が第２の
   装置によって供給されつつある時には部分的バースト内
   の最初のデータ語は送信せず； 部分的バースト内の対応データ語の送信の後で且つ部分
   的バースト内の次のデータ語の送信の前にそれぞれ１つ
   の、合計で前記固定された数より少ない数に等しい複数
   のデータ有効信号を第１の装置から第１同期ラインへ順
   次に送信し； 部分的バースト内の最後のデータ語が第１の装置内の記
   憶素子からデータラインへ送信する時にバースト終了信
   号をバースト終了ラインを通して第１の装置から第２の
   装置へ送信し；第２の装置によって第１同期ラインを監
   視してデータ有効信号が第１の装置によって送信されつ
   つあるか否かを決定し； データ有効信号が第１の装置によって送信されつつある
   時は部分的バースト内の各データ語を第２の装置内の記
   憶素子内へ順次に記憶させ；部分的バースト内の最初の
   データ語に対応するデータ有効信号が第１の装置から送
   信された後に単一の承認信号を第２の装置によって第２
   同期ライン上へ供給し、 第２の装置によってバースト終了ラインを監視してバー
   スト終了信号が第１の装置によって送信されつつあるか
   否かを決定し；そして 部分的バースト内の最後のデータ語に対応するバースト
   終了信号が送信された後で且つ第２の装置内の所定数の
   記憶素子がデータバーストを記憶する準備が整った後に
   第２の装置による単一の承認信号を消滅させる 諸段階を具備する方法。