JPH04233652A

JPH04233652A - アダプタ

Info

Publication number: JPH04233652A
Application number: JP3167529A
Authority: JP
Inventors: William F Detschel; ウィリアム・フレデリック・デッチェル; Jr Darwin W Norton; ダーウィン・ウィリアム・ノートン・ジュニア; Richard C Paddock; リチャード・チャールズ・パドック
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-07-25
Filing date: 1991-06-13
Publication date: 1992-08-21
Anticipated expiration: 2011-03-21
Also published as: EP0468701A3; EP0468701A2; US5598580A; CA2044835A1; US5404452A; JPH0827705B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に、高速コンピュ
ータ・システムと他の同様なシステム、及び高速コンピ
ュータ・システムに於いて端末として、或いはワークス
テーションとして使用されるパーソナル・コンピュータ
とのインタフェースに関する。本発明の実施例は、ＩＢ
Ｍ３０９０メインフレーム・コンピュータ、ＩＢＭパー
ソナル・システム／２（ＰＳ／２）コンピュータ、リス
ク・システム／６０００コンピュータ等で実施されてい
るような、標準高性能パラレル・インタフェース（ＨＩ
ＰＰＩ）環境に於いて説明される。後者２つのコンピュ
ータについては、３２ビット・マイクロチャネル・バス
を具備する。しかし、本発明が他のメインフレーム・コ
ンピュータ及び異なるバス・アーキテクチャを使用した
パーソナル・コンピュータについても適合されることが
理解されることであろう。（パーソナル・システム／２
“ＰＥＲＳＯＮＡＬ　ＳＹＳＴＥＭ／２”、ＰＳ／２、
リスク・システム　／６０００“ＲＩＳＣ　ＳＹＳＴＥ
Ｍ／６０００”、マイクロ・チャネル“ＭＩＣＲＯ　Ｃ
ＨＡＮＮＥＬ”は　ＩＢＭ社の登録商標である。）

【０
００２】

【従来の技術】例えば、ＩＢＭのパーソナル・システム
／２（ＰＳ／２）コンピュータ等のインテルｉ３８６及
びｉ４８６マイクロプロセッサをベースにした、またＩ
ＢＭのリスク・システム／６０００ワークステーション
等の最小命令セット・コンピュータ（ＲＩＳＣ）マイク
ロプロセッサをベースにした高性能パーソナル・コンピ
ュータでは、拡張されたグラフィック能力を所有する（
ｉ３８６及びｉ４８６はインテル社の登録商標である）
。ＩＢＭのオペレーティング・システム／２（ＯＳ／２
）或いはＡＩＸ、ＩＢＭが権利を有するＵＮＩＸバージ
ョン等のオペレーティング・システムを利用したこれら
のマイクロプロセッサによりアドレス可能な大容量記憶
装置は、３次元グラフィック等を支援するのに必要な膨
大な量のデータを高速に処理することができる（オペレ
ーティング・システム／２“ＯＰＥＲＡＴＩＮＧ　ＳＹ
ＳＴＥＭ／２”、ＯＳ／２、ＡＩＸはＩＢＭの登録商標
、またＵＮＩＸはＡＴ＆Ｔ社の登録商標である）。これ
らコンピュータは有能なスタンドアロン・システムであ
るが、例えば、ＩＢＭ３０９０システム等の高性能ホス
ト・システムと相互接続することにより、更に偉大な潜
在的高性能を実現できる。

【０００３】高速チャネルは米国規格協会“ＡＭＥＲＩ
ＣＡＮ　ＮＡＴＩＯＮＡＬ　ＳＴＡＮＤＡＲＤＳ　ＩＮ
ＳＴＩＴＵＴＥ”　（ＡＮＳＩ）のＸ３Ｔ９．３タスク
・グループにより開発された標準仕様案である。ＡＮＳ
Ｉの推薦標準はＸ３Ｔ９／８８−１２７、Ｒｅｖ．６．
７である。同標準は４バイトのパラレル・バスにより、
１００メガ・バイト（ＭＢ）／秒のスピードで情報を伝
送する。ＩＢＭは１９８９年５月に、拡張スーパーコン
ピュータ・システムとして３０９０システム用高性能パ
ラレル・インタフェース・バージョンを発表した。チャ
ネル上の伝送は、いくつかの制御信号により制御される
。これら信号は、送信側及び受信側に転送を適切に同期
させる。図１３はＨＩＰＰＩ接続に於ける信号のレイア
ウトを示す。チャネルの全実施例に於いて、２つの同一
なサブチャネルを使用する。一方は、インバウンド・デ
ータ用、他方はアウトバウンド・データ用である。チャ
ネル定義は２つのサブチャネルが同時に作用することを
許可する。本発明の理解を助けるために、図１３に示す
チャネルが使用する信号の機能（１〜８）を説明するこ
とによりチャネル作用を総括する。

【０００４】１．要求ラインは、転送元装置（例えば３
０９０）が宛先（例えばワークステーション）に、チャ
ネル転送が求められていることを知らせるのに使用する
。宛先は接続信号をアサートして応答する。２．接続ラインは宛先装置が転送元装置からの要求信号
に応答してアサートする。接続信号は、要求信号が非活
動化するか、或いは宛先装置が接続を中断すると決定す
るまで活動化状態となる。接続信号は通常、転送元が要
求信号を落とすことにより終了され、その他の場合の接
続信号の非活動化は通常誤動作による。要求及び接続信
号はチャネル・オペレーション中は真である。３．相互接続ワイヤーは転送元から宛先への電流ループ
を形成する。同ループ内の電流の流れを検出することに
より、ケーブルが転送元及び宛先間で接続されているか
どうかを決定する。４．情報はインタフェースのデータ及びパリティ・ワイ
ヤー上を転送される。４バイト（３２ビット）で構成さ
れ、各バイトに対応して１パリティ・ビットが用意され
、トータル３６ビットとなる。５．レディ信号は宛先装置がアサートし、同装置がバー
スト・データを受信準備可能であることを知らせる。レ
ディ信号の転送はバースト転送にインタロックされるこ
とはない。宛先装置は信号遅延を回避するために、レデ
ィ信号を時間前“ａｈｅａｄ　ｏｆ　ｔｉｍｅ”　に送
信する。転送元は送られてくるレディ信号数をカウント
し、同カウントが途絶えるまで伝送を継続する。６．パケット信号は、転送元が１つ或いはそれ以上のバ
ースト・グループをユニット或いはパケットと識別する
ために使用する。パケットは転送元により、要求・接続
シーケンスの後にアサートされ、最初のバーストに先行
する。パケット信号は固定の数のバーストが伝送された
後に、転送元により非活動化される。もし送られてくる
レディ信号数がゼロ以外であれば、転送元は次のパケッ
トを即座に継続する。ゼロの場合にはレディ信号を待機
する。７．チャネル上のバースト・データは２５６転送を含み
、各転送は１フル・ワード（４バイト）のデータを有す
る。該データはチャネルの４バイト・データ・バス上を
転送される。転送元は、宛先装置より送られてくるレデ
ィ信号に応答して、バースト・データを送信する。転送
元は宛先装置から送られて来る各レディ信号に対し、１
バーストを送信する。ここで、宛先装置は別のレディ信
号を送信する以前に、バーストを受信する必要はない。すなわち、宛先装置はバーストをバッファするだけの余
裕があるときに、レディ信号を時間前に出力する。バーストのためのレディ信号が現在実行中のバーストの
完了以前に転送元に到来すると、次回のバーストは多少
の遅延もなく伝送される。この特徴は大容量バッファに
於いては１００ＭＢ・レートを支持する。図１３のバー
スト・ラインは、最初のデータ・ワード（ＨＩＰＰＩデ
ータ・ワード−４バイト）がバス上に出力された時に活
動化され、転送中は活動状態を保持する。８．クロック信号は転送元で生成され、宛先側が適切に
データを受信及びラッチアップし、信号を制御できるよ
うに同期を取るために使用される。同クロックは４０ナ
ノ秒の固定周期を有する。クロック信号は連続的に出力
される。

【０００５】ＩＢＭが実施したＨＩＰＰＩアダプタを図
１４に示す。それぞれインバウンド部１１及びアウトバ
ウンド部１２により構成され、本質的に両者間には内部
接続はない。インバウンド部１１は受信回路１３を介し
てＨＩＰＰＩチャネルよりデータを受信し、同回路はケ
ーブル上の差動信号を、アダプタ用に単一終端信号に変
換する。受信されたデータは、最初にインバウンド・ク
ロックに同期するラッチ１４に捕らえられる。転送元が
データとクロック信号間のスキューを制御するために、
同技法は信頼性のあるデータ捕獲を保証する。一度デー
タは捕獲されると、アダプタ内のローカル・クロック１
６に同期する。クロック同期回路１８はインバウンドＨ
ＩＰＰＩチャネルからのクロック信号と、ローカル・ク
ロック１６を利用して前記作用を達成する。データは次
に第２ラッチ（受信データ・レジスタ）２０に転送され
、アダプタ・ロジックにより使用される。また、インバ
ウンド側は、接続シーケンス中にＨＩＰＰＩチャネル上
に伝送される経路指定情報をデコードするオプション・
ロジック（Ｉ−フィールド・デコーダ）２１を含む。Ｉ−フィールドと称される同情報は、要求信号が転送元
によりアサートされる時に、データバス上に出力される
。Ｉ−フィールドは単に３２ビットの数であり、スイッ
チ装置を介して経路指定を設定する際利用される。基本
的アダプタの実施例に於いては、前記情報は必要とされ
ないが、要求されればアドレスの如く利用される。ＡＮ
ＳＩ標準はＩ−フィールドのフォーマット或いは解釈を
定義していない。アダプタのアウトバウンド側に於いて
は、ローカル・クロック１６は、データを保持レジスタ
２２からＨＩＰＰＩチャネル上に伝送するために使用さ
れる。同レジスタは送信回路２４内の差動駆動回路にデ
ータ供給する。該差動回路はインタフェース用の適切な
信号を生成する。アウトバウンド信号に対してはアダプ
タが転送元であり、クロックを提供しなければならない
ので、ローカル・クロックはＨＩＰＰＩクロックとして
インタフェース上に送られる。

【０００６】ＨＩＰＰＩチャネルは差動ＥＣＬ（エッミ
タ結合ロジック）ドライバにより高性能を達成する。こ
のため、２つ以上のワークステーションをチャネルに接
続する要求に対しては、チャネルを分岐することは可能
ではない。このことが図１５に示すように、ＨＩＰＰＩ
チャネルを２者（ＴＷＯ　ＰＡＲＴＹ）　オペレーショ
ンに制限する。もし、更に多くの装置（Ａ〜Ｃ）への接
続が望まれる場合には、図１６に示すようにＨＩＰＰＩ
チャネル・スイッチ装置が挿入されねばならない。ＨＩ
ＰＰＩチャネル・スイッチは１６図に示すように３組の
送受信回路を有する。更に１組の送受信回路が、各新た
に接続される装置に対して付加されなければならない。インタフェース・ロジックに加え、同スイッチは、全て
のＨＩＰＰＩ信号が各出力に於いて有効なことを要求す
る内部スイッチ機能を達成する必要がある。インタフェ
ースには４０以上の信号が存在するので、スイッチの複
雑化は急速に拡大する。

【０００７】ＩＢＭのマイクロ・チャネル・アーキテク
チャ（ＭＣＡ）・バスは、以前の２４ビット・アドレス
及び１６ビット・データ標準を置換し、３２ビット・ア
ドレス及び３２ビット・データ能力を提供するパーソナ
ル・コンピュータに於ける最初のバスである。ＭＣＡバ
スはＩＢＭ　ＰＳ／２やＲＩＳＣ　ＳＩＳＴＥＭ／６０
００コンピュータ、及び他のライセンス・コンピュータ
等の特定のモデルに於いて使用される。他の３２ビット
・バス・アーキテクチャも今日市場に現れている。現在
、３２ビット・バス・アーキテクチャによるパーソナル
・コンピュタへの最高転送レートは、現状使用可能なホ
スト・アダプタのスピードに制限されている。同レート
は数多くの要因に依存するが、通常、毎秒１ＭＢ（メガ
バイト）以下である。いずれにしろ、スピードはホスト
上のブロック・マルチプレクサ・チャネルのそれに制限
され、ＩＢＭ３０９０システムの場合には３ＭＢ／秒で
ある。

【発明が解決しようとする課題】

【０００８】従って、本発明の目的は、高性能パラレル
・インタフェースを有するホスト・コンピュータに接続
されるパーソナル・コンピュータもしくはワークステー
ションのための、前記ホスト・コンピュータへの高速接
続を提供するものである。

【０００９】本発明の別の目的は、ホスト・コンピュー
タとパーソナル・コンピュータ、ワークステーション間
に於けるデータ・オブジェクト（イメージ、ファイル等
）の高速転送の同期手段を提供する。

【００１０】更に、本発明の目的は、ホスト・コンピュ
ータ、パーソナル・コンピュータもしくはワークステー
ション間の高速パラレル・インタフェースによる安価で
、且つ高速のデータ・レート転送を提供する相互接続を
実現することである。

【００１１】更に、本発明の別の目的は、ビデオ表示装
置をＡＮＳＩ　ＨＩＰＰＩパラレル・インタフェースを
有するシステムに接続するビデオ・アダプタを提供する
。

【００１２】更に、本発明の別の目的は、スイッチ装置
を必要とせずに、また複雑化やコストを最小限に維持し
て、ＨＩＰＰＩチャネルに装置を付加する方法を提供す
る。

【００１３】

【課題を解決するための手段】本発明によれば、ＩＢＭ
３０９０システムの如きシステム上の高速チャネルへ接
続するためのアダプタが提供される。同システムではデ
ータ転送レートが、ＰＳ／２或いはＲＩＳＫ　ＳＹＳＴ
ＥＭ／６０００及び他のライセンス・コンピュータ上の
ＭＩＣＲＯ　ＣＨＡＮＮＥＬ　バスの最高レートまで高
速化されている。これは今日の最高速値の３倍から１２
倍、また通常値の１０倍から４０倍に相当する。実際、
バースト・レート１００ＭＢ／秒が本発明に於いては可
能である。

【００１４】本発明の別の側面によれば、ビデオ・アダ
プタによるＨＩＰＰＩチャネルへの接続が提供される。同アダプタは、ピン・ポン“ＰＩＮＧ−ＰＯＮＧ”　バ
ッファとして管理される２つの同一のバッファ・メモリ
・アレイを含む。各バッファ・メモリ・アレイは、ラン
ダム・アクセス（ＲＡＭ）・ポートとシリアル・アクセ
ス（ＳＡＭ）・ポートを有する２ポートＲＡＭ（ランダ
ム・アクセス・メモリ）・モジュールにより構成される
。ＳＡＭポートは、メイン・アレイからパラレルにロー
ドされ、次にビデオ発生器にシフトされるシフト・レジ
スタで構成される。ＭＩＣＲＯ　ＣＨＡＮＮＥＬ　イン
タフェースにより、ワークステーションはバッファ・メ
モリ・アレイにアクセスできる。前記アダプタは、表示
装置がアニメ・シーケンスを表現する場合に特に有効で
ある。

【００１５】更に、本発明の別の側面としては、ＨＩＰ
ＰＩアダプタにより、複数システムが環状連鎖“ＤＡＩ
ＳＹ　ＣＨＡＩＮ”　接続に拡張される。同プロトコル
は、宛先システムを識別するＩ−フィールドと称される
追加フィールドの伝送を要求する。従って、前記アダプ
タはＩ−フィールド・デコーダを含み、同デコーダはパ
ス・スルー・ロジックを介して通信し、同ロジックはデ
ータが受信されるべきものか、或いは次のシステムに環
状連鎖によりパスされるべきかを決定する。

【００１６】

【実施例】図１を参照すると、アダプタ３０はＨＩＰＰ
Ｉチャネル電気インタフェース３２を有する。該構成要
素は高速チャネル３１から信号を受信し、同信号を差動
ＥＣＬ（ＥＭＩＴＴＥＲ　ＣＯＵＰＬＥＤ　ＬＯＧＩＣ
）　信号から他のアダプタ部により要求されるＴＴＬ（
ＴＲＡＮＳＩＳＴＯＲ−ＴＲＡＮＳＩＳＴＯＲ　ＬＯＧ
ＩＣ）　信号へ変換する。信号変換に加え、電気インタ
フェース３２のロジックでは、入力データのパリティが
チェックされる。電気インタフェース３２の出力はＦＩ
ＦＯ（ＦＩＲＳＴ−ＩＮ　ＦＩＲＳＴ−ＯＵＴ）バッフ
ァ３４に送られる。バッファ３４はＦＩＦＯ記憶アレイ及び同オペレーショ
ンを制御するためのロジックで構成される。本発明の一
実施例では、ＦＩＦＯアレイは８Ｋバイトのデータを含
む。これはＡＮＳＩ標準ＨＩＰＰＩチャネル上の８デー
タ・バーストに相当する。バッファ３４がエンプティ状
態の時、エンプティ信号が制御ロジック３８を介しマイ
クロチャネル・ロジック３６に提供される。ＦＩＦＯバ
ッファ３４の出力は、マイクロチャネル・ロジック３６
に提供される。同ロジックは、ＦＩＦＯバッファをパー
ソナル・コンピュータまたはワークステーションによっ
てアクセスされるシステム・メモリの領域にマップ化す
る。同領域のアドレスは可変であり、従ってメモリ・マ
ップは異なる構成に対応してカスタム化される。メモリ
・マップ化の他に、マイクロチャネル・ロジック３６は
、マイクロチャネル・バス３９からのＩ／Ｏ（ＩＮＰＵ
Ｔ／ＯＵＴＰＵＴ）リード・コマンドに応答して、パー
ソナル・コンピュータまたはワークステーションに対し
、ステータス情報を提供する。同機能により、パーソナ
ル・コンピュータ或いはワークステーション・ソフトウ
ェアはチャネル・リンク及びＦＩＦＯバッファの状態を
決定することができる。同構成要素の特に重要な機能と
しては、ワークステーション・ソフトウェアにチャネル
上のパケット（ＰＡＣＫＥＴ）信号の状態をモニタさせ
ることである。電気インタフェース３２、ＦＩＦＯバッ
ファ３４、マイクロチャネル・ロジック３６の各々は、
制御ロジック３８により制御される。このブロック内の
回路はマイクロチャネル３９及び高速チャネルのオペレ
ーションをインターロックするので、正確なデータ転送
がＦＩＦＯバッファ３４を介して達成される。

【００１７】データ転送は３０９０ソフトウェアによる
ＨＩＰＰＩインタフェース３２の初期化で開始される。この時セットされる一つのパラメータはパケットのサイ
ズである。パケットサイズは送られてくるデータ・オブ
ジェクトのサイズに相当する。一実施例に於いては、送
信されるオブジェクトは６４Ｋバイト（６４バースト）
のイメージである。パケットのサイズを調整することに
より、ファイル・ブロック、テキスト・ブロック等の他
のオブジェクトも収容される。同技術の重要な点は、後
に明らかになることであろう。チャネルが初期化される
や否や、３０９０はＨＩＰＰＩインタフェース３２上に
要求信号をアサートする。アダプタは接続信号によりこ
れに応答し、データ転送が開始されることを指摘する。接続信号受信の後、３０９０はパケット信号をアサート
し、アダプタからのレディ信号を待機する。アダプタが
レディ信号を送信するや否や、データ転送が開始される
。レディ信号に応答し、３０９０は２５６ワードの１バ
ーストを転送する。アダプタ・ロジック３８は、ＦＩＦ
Ｏバッファ３４が４分の３以下の充填状態であれば、予
めレディ信号を送信するよう設計されている。レディ信
号は、ＦＩＦＯバッファ３４の４分の３が充填されると
３０９０から保留され、アダプタのマイクロチャネル側
が同ＦＩＦＯをハーフウェイ点までエンプティ状態にし
たとき再生される。同技術により、ＨＩＰＰＩチャネル
がマイクロチャネル・バス３９をオーバランすることが
不可能となる。

【００１８】アダプタのマイクロチャネル側は、ＦＩＦ
Ｏエンプティ信号が非活動状態になると、直ちに接続さ
れるパーソナル・コンピュータ或いはワークステーショ
ンにリード３７を介して割り込みを発生する。パーソナ
ル・コンピュータ或いはワークステーション・ソフトウ
ェアは、アダプタがマップ化した領域内の記憶アドレス
をアクセスしてアダプタからデータをリードする。デー
タは２５６ワードのバーストで転送されるため、パーソ
ナル・コンピュータ或いはワークステーション・ソフト
ウェアは、ＦＩＦＯメモリ領域から１バーストを除去す
るまでＦＩＦＯバッファ３４の状態をチェックする必要
はない。最初のバーストがＦＩＦＯメモリ領域から取り
除かれた後に、ＦＩＦＯバッファがエンプティ化されて
いないことを保証するために、エンプティ信号状態は周
期的にチェックされなければならない。例えば、３０９
０がマイクロチャネル・バス３９の１０倍のスピードを
有したとしても、チャネル転送期間中は割り込みが発生
し、短期間ではあるがＨＩＰＰＩチャネル上の伝送を保
留する。もし同期間が、パーソナル・コンピュータ或い
はワークステーションがＦＩＦＯバッファ３４をエンプ
ティ化するのに十分な時間であれば、アンダーランが発
生する。エンプティ信号状態をモニタすることにより、
ワークステーション・ソフトウェアはこうしたアンダー
ランを回避できる。

【００１９】この様にしてオペレーションは、全てのデ
ータ・オブジェクトがＨＩＰＰＩチャネルを介して転送
されるまで継続される。ＨＩＰＰＩチャネルで履行され
るＡＮＳＩ定義は特定の転送終了“ＥＮＤ　ＯＦ　ＴＲ
ＡＮＳＦＥＲ”（例えば“ＤＥＶＩＣＥ　ＥＮＤ”）　
を含まない。このことがデータ転送の終了を決定するこ
とを困難にしている。同困難を克服するために、マイク
ロチャネル・アダプタは、パーソナル・コンピュータ或
いはワークステーションにＨＩＰＰＩパケット信号状態
をモニタさせる。パケット・サイズは３０９０システム
により、転送されるデータ・オブジェクトのサイズに等
しくセットされる。パケット信号状態をリードすること
により、ワークステーション・ソフトウェアは伝送が完
了したか否かを決定する。ＦＩＦＯバッファ３４内の残りのデータは、エンプティ
信号がＦＩＦＯバッファにより活動化されるまで読み出
される。パケット信号状態及びＦＩＦＯエンプティ信号
状態の両者をモニタし、伝送の保全性を保証することが
必要である。

【００２０】制御ロジック３８はハードウェア・ステー
ト・マシンとしてマイクロコードにより実行される。本
実施例では、後述される説明は、パーソナル・コンピュ
ータもしくはワークステーション内で実行されるアセン
ブラ・コードのマイクロコードに関する。マイクロコー
ドは様々な入力点を有する。それらは初期化入力点、割
り込み入力点、及びデータを３つの宛先の一つに移行す
る３つの入力点である。宛先としてはイメージ・バッフ
ァ、メモリ・バッファ、表示・バッファがある。本実施
例では、イメージ・バッファはビデオ・グラフィック・
アレイ（ＶＧＡ）バッファ、メモリ・バッファはテキス
ト・データ用６４Ｋバッファ、表示メモリはＩＢＭ８５
１４表示メモリである。割り込み入力点は標識（ＨＩＰ
ＰＩ＿ＤＡＴＡ＿ＡＶＡＩＬＡＢＬＥ）をセットする機
能を有する。同機能はアプリケーション・プログラムに
対し、ホストよりデータが到来し、ＦＩＦＯバッファ内
に存在することを示し、データ転送の開始を通達する。初期化入力点はインタフェース・カード・レジスタを所
定の状態にセットし、アダプタとのインタフェースを可
能としたりする。

【００２１】マイクロコードは、マイクロチャネル・イ
ンタフェースにＩ／Ｏポートして接続される次に示すラ
インを利用する。１．パケット。このラインはＨＩＰＰＩチャネル上のパ
ケット状態を伝える。これはデータ・オブジェクトを構
成する一つ或いはそれ以上のパケットのデータ転送が進
行中であることを示すのに使用される。２．データ使用可能。このラインはデータがＦＩＦＯバ
ッファ内で使用可能なことを示す。ハードウェア・ステ
ート・マシンにより、データがバッファ内に存在すると
きに活動状態にセットされ、バッファがエンプティ状態
の時、非活動状態にセットされる。３．ＨＩＰＰＩ使用可能。このロケーションに書き込む
ことにより、インタフェースにホストからＨＩＰＰＩチ
ャネルを介してデータを受信することを予め通報する。このラインが活動状態の時、ハードウェア・ステート・
マシンはレディ信号を送り、ホストがデータを送信する
ことを示す。また、ステート・マシンはパケットがドロ
ップした時、同ラインを使用禁止とする。同ラインは、
パーソナル・コンピュータ或いはワークステーションが
データ受信レディ状態の時、マイクロコードにより使用
可能となる。

【００２２】図２では、ハードウェア・ステート・マシ
ンが機能ブロック４１に於いて使用可能となり、ホスト
からのデータ受信が許可される。ホストはデータを送信
し、同データはＦＩＦＯバッファにより受信される。ハ
ードウェア・ステート・マシンはＦＩＦＯバッファ内デ
ータの結果、割り込みを発生する。図３では、割り込み
ハンドラが呼ばれ、機能ブロック５１に於いてＨＩＰＰ
Ｉ＿ＤＡＴＡ＿ＡＶＡＩＬＡＢＬＥ（ＨＩＰＰＩデータ
使用可能）をセットし、機能ブロック５２に於いて割り
込みをリセットし、（パケット長により決定される）転
送期間中は機能ブロック５３に於いて、この他の割り込
みを禁止する。図２に戻り、ＨＩＰＰＩ＿ＤＡＴＡ＿Ａ
ＶＡＩＬＡＢＬＥがセットされたかどうかが判断ブロッ
ク４２で検出され、これに応答して機能ブロック４２で
データ移動入力点の一つに対して呼出が実施される。こ
のことは図４で更に詳細に説明される。

【００２３】図４に示すマイクロコードの入力では、機
能ブロック６１でループ・カウントがセットされる。同
カウント値は呼び出される入力点と共に変化する。次に
、パケット及びデータ使用可能信号の状態が判断ブロッ
ク６２でチェックされる。また、この箇所は転送期間中
にデータ使用可能信号をドロップして、パケット信号を
チェックし、転送が完了したかを確認する時にも使用さ
れる。判断ブロック６３ではユーザのＥＸＩＴ（出口）
指示がチェックされる。すなわち、ユーザからの打ち切
り要求がチェックされ、もし活動状態であれば、データ
移動ループが打ち切られる。ユーザＥＸＩＴはデータ使
用可能信号が既に落ち、パケット信号が未だに活動状態
の場合のみチェックされる。判断ブロック６４は通常の
データ移動ループの先頭に位置する。データ使用可能標
識が再びチェックされる。もし活動状態であれば、制御
は機能ブロック６５へ移行し、ここでは２ワードのデー
タをインタフェースから宛先バッファに移動し、ループ
・カウントが機能ブロック６６で減算される。一方、活
動状態でない場合には、パケット信号状態のチェックの
ために、制御は入力点の先頭に移行する。もし、パケッ
ト信号が非活動状態であれば、転送は終了し、制御は判
断ブロック６７すなわちエラー・チェック点に移行する
。パケット信号が活動状態でデータ使用可能信号が非活
動状態の場合には、どちらかのデータ使用可能が活動状
態に成るか或いはユーザ打ち切りがセットされるまで、
判断ブロック６２から６４までのループが実行される。もし、データ使用可能信号がループ中に活動状態になれ
ば、データ移動ループ（判断ブロック６４から機能ブロ
ック６６）が実行される。ユーザ打ち切りが検出される
と、制御は判断ブロック６７のエラー・チェック点に移
行する。判断ブロック６７では所望のデータ・カウント
が受信されたかどうかの確認のため、データ・カウント
がチェックされる。もしユーザ打ち切り或いはデータ欠
損のために所望のデータ・カウントでなかった場合には
、制御は機能ブロック６８に移行する。ここでは、バッ
ファ内の最終ワードを残余カウント値で補間することに
より、データ・バッファは埋め込まれる。これは、もし
データがイメージ・データ・オブジェクトの場合には、
イメージを完成させる効果を有し、また、データ・ポイ
ンタが次回の転送のために正しい境界から開始すること
を保証する。これによりデータ欠損やそれに続くスキュ
ー問題を解決できる。この箇所では、パケット信号がド
ロップすると、ハードウェア・ステート・マシンはレデ
ィ信号機能を禁止する。制御はパーソナル・コンピュー
タ或いはワークステーション上で実行されるアプリケー
ションに戻る。入力点のいくつかはこの部分でレディ信
号を再使用可能とする。

【００２４】ホスト・データ転送の歩調合わせは、ハー
ドウェア・ステート・マシンがバッファがフル状態の時
に、レディ信号を送信しないことにより受信インタフェ
ースを禁止して達成される。これは実施例のシステムに
於いては頻繁に発生する。なぜなら、ＰＳ／２コンピュ
ータは、ＦＩＦＯバッファがデータを記憶するのと同等
のスピードでデータを移動できないからである。このこ
とは部分的にはコード待ち時間によるが、主にはマイク
ロチャネルバスの限られたバス・バンド幅に依存する。図５を参照すると、マイクロコードは、最初に判断ブロ
ック７１に於いてデータが使用可能かを決定し、次にＦ
ＩＦＯバッファが４分の３充填されているかどうかを決
定する。もし、ＦＩＦＯバッファの４分の３が充填され
ていれば、レディ信号は機能ブロック７３で禁止される
。データは機能ブロック７４に於いてＦＩＦＯバッファ
から移動され、カウント値は機能ブロック７５に於いて
減算される。次にＦＩＦＯバッファは再び判断ブロック
７６に於いてチェックされ、２分の１以下だけが充填状
態かどうかを決定する。もしそうであれば、パケット信
号が判断ブロック７７でチェックされ、未だに存在すれ
ば応答信号が機能ブロック７８で再許可される。これに
よりハードウェア・ステート・マシンはレディ信号の送
信を開始し、データ転送は再びＦＩＦＯバッファがフル
状態になるまで再実行される。これはデータをＩＢＭ８
５１４表示メモリに移動する場合に特に重要となる。

【００２５】例えば、グラフィックとテキストと言った
異なるサイズのデータ用に、２つの宛先を有するシステ
ムに於いては、パケット信号はデータの経路を指定する
ために使用される。これは図６のマイクロコードにより
示される。例えば、テキスト・データは４Ｋバイト長で
あり、グラフィック・データはそれよりも遥かに長い。判断ブロック８１に於いて、ＦＩＦＯバッファにデータ
が到来したと判断されると、機能ブロック８２に於いて
、４ＫのデータがＦＩＦＯバッファから一時バッファに
移動される。データがホストから到来すると、ＦＩＦＯ
バッファは常時少なくとも４Ｋの使用可能データを所有
する。最初の４Ｋのデータが移動されると、パケット及
びデータ使用可能信号が判断ブロック８３でチェックさ
れる。該両信号が非活動状態の場合には、転送は４Ｋデ
ータ転送となり、機能ブロック８４に於いて、テキスト
・イメージ・バッファに転送される。一時バッファの４
Ｋデータは、テキスト・イメージ表示バッファに移動さ
れる。また、両信号の一方が未だに活動状態の場合には
、転送は４Ｋデータ以上に対して実施されることとなる
。すなわちグラフィック・イメージに対する転送を意味
し、一時バッファ内の４Ｋデータは、機能ブロック８５
に於いて、グラフィック・イメージ・バッファに移動さ
れる。ホストから来る残りのデータについても、機能ブ
ロック８６及び８７に於いて、ＦＩＦＯバッファからグ
ラフィック・イメージ表示バッファに移動される。こう
して、パケット信号がドロップするとき、転送カウント
のトラックを保持しチェックすることで、データのタイ
プが決定され、適切な経路指定が可能となる。このよう
に、パケット情報自身を使用することにより、アドレス
支援を有さない問題、及びデータの経路指定に必要な待
ち時間の除去に関する問題が解決できる。

【００２６】本発明はマイクロ・チャネル　に基本を置
くコンピュータをＡＮＳＩ　ＨＩＰＰＩチャネルに、バ
ースト・データ・レート１００ＭＢ／秒、またマイクロ
チャネル・バスがサポートする最高レートにて接続する
ことを支援するものである。アダプタは３０９０とマイ
クロチャネル・バス間のデータ・オブジェクト伝送を同
期する、コスト的に適切で実現が容易な簡単且つ効果的
手段を提供する。これは大容量で高価なＲＡＭ（ＲＡＮ
ＤＯＭ　ＡＣＣＥＳＳ　ＭＥＭＯＲＹ）バッファの代わ
りに、一つのＦＩＦＯバッファを使用することで可能と
なる。更に、本発明はＨＩＰＰＩ上のパケット信号をユ
ニークに使用することにより、パーソナル・コンピュー
タ或いはワークステーションに転送されるデータ・オブ
ジェクトの境界を信号指示する。

【００２７】図７に於いては、本発明の別の側面による
ＨＩＰＰＩアダプタが示されている。ＨＩＰＰＩチャネ
ル受信器９０はＨＩＰＰＩチャネル９１より信号を受信
し、同信号を差動ＥＣＬ信号からアダプタの他の部分で
求められるＴＴＬ信号に変換する。信号変換の他に、同
ロジックはパリティ及び入力データのエラー・チェック
・コードをチェックし、ＨＩＰＰＩ転送元へのレディ信
号の活動化を制御する。同受信器９０のオペレーション
は、該受信器内の一部である受信ステート・マシンによ
り制御される。ＨＩＰＰＩ送信器９２はデータ及び制御
情報をアウトバウンドＨＩＰＰＩインタフェースを介し
て伝送する。同送信器は内部信号レベルをインタフェー
ス用の差動ＥＣＬレベルに変換し、アウトバウンド・イ
ンタフェース上のバースト及びレディ信号を介して伝送
を制御する。受信器９０と同様に、送信器９２も自身の
ステート・マシンにより制御される。バッファ・メモリ
９３はＡ及びＢバッファで表される２個の同一アレイ９
４、９６から成る。バッファ・メモリは送信に於いては
一時データ記憶装置として、また受信に対してはビデオ
・リフレッシュ記憶装置として機能する。また、バッフ
ァ・メモリ９３は、ＨＩＰＰＩチャネル９１とビデオ表
示装置のスピードを突き合わせる役割も果たす。

【００２８】チャネル・スピードの大幅な違いにより、
記憶バッファ９３がＨＩＰＰＩチャネル９１からのデー
タをＨＩＰＰＩが送信するフルレートで受信することが
必要である。これによりバッファ９３はデータを１００
ＭＢ／秒で受信しなければならない。同バッファのサイ
ズはアプリケーションに依存するが、ＨＩＰＰＩから送
られてくる最小のデータ・オブジェクトを保持するのに
十分な容量を所有する必要がある。本発明の一実施例に
よれば、同バッファサイズは一個のビデオ・イメージの
大きさに相当する１．２８ＭＢである。同バッファのサ
イズとしては、バッファとして機能するために選択され
たＲＡＭモジュールに突き合わせた最も近い値を取るこ
とが便利である。

【００２９】図７に示すように、Ａ及びＢバッファと称
される２個の同一の記憶アレイ９４、９６が存在する。２つのアレイは良く知られるピン・ポン技術により管理
される。この技術に於いては、一つのバッファがロード
され、もう一方は読み出され、次に前回読み出されたア
レイが次回にはロードされ、前回ロードされたアレイは
読み出される。メモリアレイ自身は２ポートＲＡＭモジ
ュールにより構成される。各アレイはランダム・アクセ
ス（ＲＡＭ）ポートとシリアル・アクセス（ＳＡＭ）ポ
ートを有する。ＳＡＭポートはメイン・アレイからパラ
レルにロードされるシフトレジスタからなる。データは
レジスタがエンプティになるまでＳＡＭポートからシフ
トされる。ＳＡＭシフトレジスタのサイズは、メインア
レイをアクセスする要求が大幅に減少するように設定さ
れる。実際には、正確なサイズは選択される特定のＲＡ
Ｍモジュールに依存するが、５１２ビット或いはそれ以
上が使用可能である。これは各５１２画素の表示データ
に対して、メイン・アレイへ１アクセスが必要なことを
示す。メイン・アレイに対する回線争奪を減らすことに
より、第２のポート（ＲＡＭポート）を他の目的に使用
可能な時間が形成される。本発明の場合、ＲＡＭポート
はマイクロチャネル・インタフェース１０２に接続され
、ワークステーションはＡ及びＢバッファ９４、９６を
内部的にアドレス可能なメモリとしてアクセスする。ワークステーションが実行できる便利な機能としては、
ディスクに対するイメージのセーブ及びリストア、イメ
ージへの注釈記入などがある。ＲＡＭポートへは他の接
続がないので、ワークステーションはいつでもＡ及びＢ
バッファへアクセス可能である。

【００３０】ビデオ発生器９８は、接続されるＣＲＴ或
いは類似の表示装置（図示せず）を介するバッファ９４
及び９６内のデータの表示を制御する。従って、ビデオ
発生器９８は表示装置用にブランキング信号、同期信号
を含む制御信号を発生し、デジタル・アナログ変換器（
ＤＡＣ）によりデジタル・ビデオ情報をアナログ信号に
変換する。そして、ＤＡＣ用にカラー・ルックアップ・
テーブルを制御及び管理する。これらの機能はビデオ発
生器に於いては従来技術に相当する。

【００３１】アービタ及び制御ロジック１０４はビデオ
・ステート・マシン及びＨＩＰＰＩ送・受信ステート・
マシンを含む。ステート・マシンは図８、図９のフロー
・チャートに従うマイクロコードにより駆動される。ロ
ジック１０４のビデオ・ステート・マシンはＨＩＰＰＩ
送・受信ステート・マシンに結合され、リード１０７を
介してシリアル出力制御１００に、またリード１０５を
介してビデオ発生器に結合される。ＨＩＰＰＩ送・受信
ステート・マシンはリード１０３を介してＨＩＰＰＩ受
信器に結合され、リード９９を介してＨＩＰＰＩ送信器
に、またリード１０７を介してシリアル出力制御１００
に結合される。

【００３２】ＳＡＭ出力制御１００はシリアル・アクセ
ス・メモリ（ＳＡＭ）出力９４、９６とビデオ発生器９
８、或いは送信器９２を介するＨＩＰＰＩ出力との間の
接続を管理する。ＳＡＭ出力制御１００、ビデオ表示発
生器９８はビデオ表示装置を途絶させないことを保証す
る最高の優先順位を有する。従って、ＳＡＭ出力制御１
００はビデオ構成要素が常時Ａ或いはＢのＳＡＭポート
に接続されていることを保証する。

【００３３】マイクロチャネル・ロジック１０２はＭＣ
Ａバス１０９上の信号を解釈し、ワークステーションが
アダプタのバッファ及び制御回路をアクセスすることを
許可する。マイクロチャネル・ロジック１０２が行う機
能としては、マイクロチャネル・ＰＯＳ（ＰＯＷＥＲ　
ＯＮ　ＳＥＱＵＥＮＣＥ）　機能があり、同機能はバッ
ファ・メモリをマップ化し、ステータス情報へのアクセ
スを行う。更に詳細には、ＩＢＭ　ＭＣＡ　定義では、
全てのマイクロチャネル・アダプタに於けるロジックの
セットアップのための初期化処理を定義する。通常の場
合には、これらの機能はアダプタが使用する割り込みレ
ベルの設定、マイクロチャネルＩ／Ｏアドレス、メモリ
・アドレスを含む。また、ＰＯＳロジックは特定のＰＯ
Ｓアドレス及びコマンドをデコードする必要がある。ま
た、ロジック回路はバッファをワークステーション・ソ
フトウェアがアクセスできるシステム・メモリ領域内に
マップ化する。この領域の絶対アドレスは可変であり、
メモリ・マップはＰＯＳ処理を通じて異なる構成に対応
してカスタム化される。更に、マイクロチャネル・バス
からのリード・コマンドに応答して、ロジックはステー
タス情報をワークステーションに提供する。同機能によ
りワークステーション・ソフトウェアはＨＩＰＰＩリン
ク及びバッファ・メモリの状態を決定することができる
。

【００３４】アービタ及び制御ロジック１０４は他の全
ての構成要素のオペレーションをインターロックし、そ
の中のバッファ・メモリ・ポートの接続を管理する。達
成される機能としては、Ａ及びＢバッファ９４、９６内
のダイナミックＲＡＭのリフレッシュ・オペレーション
の制御、ＨＩＰＰＩの送受信オペレーション用にＲＡＭ
及びＳＡＭ転送用のアドレスの供給、競合するオペレー
ションが存在しない場合のマイクロチャネル・バスから
バッファ上のＲＡＭポートへのアドレスのパス、ビデオ
及びＨＩＰＰＩ送信用にＳＡＭ接続を選択するための適
切な制御信号のＳＡＭ出力制御への送信、ローディング
及びタイミング・パラメータとマイクロチャネル・バス
からのルックアップ・テーブル用にビデオ発生器９８へ
の適切な信号の供給、Ａ及びＢバッファ９４、９６がＨ
ＩＰＰＩ受信器９０を介して充填された時の当該バッフ
ァの切り換え制御、ビデオ発生器９８のフレーム・レー
トの制御などがある。

【００３５】オペレーションとして、ＨＩＰＰＩチャネ
ルから図７に示すアダプタへのデータ転送は、次の要領
で達成される。最初に転送元によりＨＩＰＰＩの初期化
が行われる。この時セットされる一つの重要パラメータ
はパケットのサイズである。パケット・サイズは送信さ
れるデータ・オブジェクトのサイズに対応してセットさ
れる。一実施例としては、送られるオブジェクトは１０
２４Ｋバイトを含むイメージである。パケットのサイズ
を調整することにより、他のイメージ・フレーム・サイ
ズにも対応できる。

【００３６】チャネルが初期化されると、転送元は要求
信号をＨＩＰＰＩチャネル上にアサートする。アダプタ
はデータ転送が開始したことを示す接続信号により応答
する。接続信号の受信の後、転送元はパケット信号をア
サートし、アダプタからのレディ信号を待機する。ロジ
ック１０４内のＨＩＰＰＩ送・受信ステート・マシンは
信号をアービタに送り、インバウンドＳＡＭ接続が必要
なことを指摘する。アービタ１０４はバッファ９４と９
６のどちらが使用可能か、すなわちビデオ発生器９８に
接続されていない方を選択する。そして、バッファが使
用できることを示すバッファ使用可能（ＢＵＦＦＥＲ　
ＡＶＡＩＬＡＢＬＥ）と称される信号を送・受信ステー
ト・マシンに返送する。受信ステート・マシンは次にレ
ディ信号をアサートする。

【００３７】レディ信号に応答して、転送元はバースト
・ラインを活動化すると共に一つのバーストを伝送する
。アダプタ・ロジックはパケット信号が偽と成るまでレ
ディ信号を送信し続けるように設計されている。バッフ
ァが保持できる以上のデータが伝送される場合には、バ
ッファ・アドレスは循環し、バッファの先頭からオーバ
ーライトする。本発明の実施例では、バッファは表示可
能な最大のイメージを収容するのに十分な容量を有する
ので、こうした状況は発生しない。パケット信号がＬＯ
Ｗと成ると、受信ステート・マシンはアービタ１０４に
バッファが充填されたことを通達する。アービタ１０４
は次に、ビデオ発生器９８が表示装置が垂直再トレース
・インターバルに達したことを通達するのを待機する。この時表示装置はブランキング状態であるので、アービ
タ１０４は新たなイメージを表示するために、ＳＡＭ出
力制御１００を介して接続を換えることができる。バッファのスワップが発生すると、旧バッファ（最終イ
メージが表示された）をＨＩＰＰＩ受信器９０が使用可
能となり、次回イメージが転送元から送信可能となる。この処理は漠然と受信器９０とビデオ発生器９８の間で
繰り返され、Ａ及びＢバッファ９４、９６を交互させな
がら一連のピクチャを表示する。

【００３８】ＨＩＰＰＩは１００ＭＢレートでオペレー
ト可能であるため、ピクチャをバッファに表示装置のフ
レーム・レートよりも大きなレートで送信可能である。１Ｋｘ１Ｋのフレーム・サイズを有する表示装置につい
て考察すると、１画素当たり１バイトを有する場合、各
フレームは１メガバイトのデータで構成される。チャネ
ルは従って、毎秒１００フレームを送信できる。通常の
ＣＲＴ表示装置のフレーム・レートは毎秒６０フレーム
である。従って、表示装置が表示できるよりも１秒当た
り約４０フレーム多く送ることが可能となる。この問題
はカウンタを使用して、スクリーン上に表示されるフレ
ーム数を計数することで解決される。制御ロジックはそ
の時、フレームが実際に少なくとも一度表示されるまで
、バッファのスワップが発生しないことを保証する。カウンタはワークステーションにより、マイクロチャネ
ル・インタフェースを使用してセットされる。カウンタ
に異なる値を利用することにより、表示装置のフレーム
・レートに対する精密な制御が達成できる。この機能は
特に、表示装置がアニメ・シーケンスを表示するとき有
効である。なぜなら、フレーム・レートの変化は見る者
を錯乱させるからである。

【００３９】ＨＩＰＰＩ受信及び送信オペレーションは
非常に類似している。また前記両者を同時に達成するこ
とは、ビデオ発生器の両バッファへのアクセスをブロッ
クし、表示装置にブランクを生じさせるために、これら
両者は互いに排他的である。ＨＩＰＰＩ送信オペレーシ
ョンはワークステーション・ソフトウェアによりマイク
ロチャネル・ポートを介してセットアップされる。全て
の必要な制御のためのセッティングがマイクロチャネル
・ポートを介して達成される。セットアップ情報は、ど
ちらのバッファ９４或いは９６が情報源として使用され
るべきか、転送されるバイト数、送信されるＩ−フィー
ルドの値、パケットサイズを含む。受信オペレーション
と異なり、使用するバッファを選択する事は重要である
。送信ステート・マシンに於ける制御は、ＳＡＭ出力制
御１００を特定のバッファにセットする。ワークステー
ション・ソフトウェアはビデオ発生器９８により表示さ
れている方のバッファを決定し、一時的にビデオ発生器
を同バッファにロックし、未使用のバッファを送信ステ
ート・マシン用にセットする。バッファ選択に加え、ワ
ークステーション・ソフトウェアは伝送されるパケット
・サイズを決定するレジスタを初期化し、各バーストに
対応する正確な転送数を管理し、Ｉ−フィールド値をセ
ットしなければならない。

【００４０】一度バッファ選択及びセットアップが行わ
れると、送・受信ステート・マシンが活動化される。同
マシンは送信インタフェース上の要求信号をアサートし
、接続信号を待機する。接続信号が受信されると、カウ
ンタが尽きるまでバーストがＨＩＰＰＩプロトコルに従
って送信される。各バーストはＬＲＣ（水平冗長検査）
情報を伴う。送信が完了すると、ワークステーション・
ソフトウェアは現在表示されているバッファ上のビデオ
発生器のロックを解除し、通常機能が復元される。

【００４１】ビデオ発生器９８は広範なレンジの要求に
マッチするためにいくつかのオプションを有している。例えば、５１２ｘ５１２画素から１２８０ｘ１２８０画
素までの広範な表示装置に対応でき、フレーム或いはア
ニメーションまで表示でき、多少異なるイメージ間をス
イッチすることにより、３次元イメージの表示を可能と
する。

【００４２】ビデオ・オペレーション、受信及び送信機
能をサポートするのに必要なマイクロチャネル機能とし
ては、アドレス・デコード、ビデオ発生器コンフィグレ
ーション、モード制御、割り込み発生及びハンドリング
、データ送信及び受信、ステータス報告がある。ＨＩＰ
ＰＩビデオ・アダプタ制御レジスタ及びデータ・バッフ
ァはこのインタフェースを通じ、あたかも内部メモリの
如くアクセスされる。これにより高速データ・アクセス
と操作が保証される。レジスタはワークステーション・
ソフトウェアによりセットされ、ビデオ・タイミング、
許可・禁止同期のセットアップ、同期特性、カラー・ル
ックアップ・テーブル値等をセットする。制御レジスタ
へのアクセスはモード制御機構を通じて行われ、ワーク
ステーション・ソフトウェアに表示するバッファの選択
、ホストへのデータ転送用のバッファの選択を制御させ
、ホストからのデータの受信を許可し、また３次元イメ
ージ・モードをターン・オンする。割り込みはマイクロ
チャネル・ロジック１０２を通じて許可または禁止され
る。割り込みは、パケットが受信されたときに発生する
。受信オペレーションに於けるパケット・サイズはホス
ト・アプリケーションによりセットされる。こうしてシ
ステムは、全イメージが受信されると割り込みが発生す
る。これはエラー状態を検出し、バッファ表示スワップ
を制御するのに有効である。バッファ・メモリ内のデー
タはワークステーション・ソフトウェアによってアクセ
ス（リード或いはライト）される。データはバッファに
書き込まれ、カウント・レジスタを充填し、Ｉ−フィー
ルド・レジスタをセットすることによりホストに送られ
る。また、データはホストから送られ、ワークステーシ
ョンによりアクセスされる。ステータス情報は同インタ
フェースを通じ使用可能であり、データ転送オペレーシ
ョンのステータス、受信オペレーションに於けるデータ
・エラー、及び送信オペレーションに於けるインタフェ
ース・エラーを指摘する。また、送信が成功した際のス
テータスも示される。

【００４３】ビデオ・アダプタは、マイクロチャネル・
ワークステーションの一部を成す表示装置へのビデオ情
報の送信用に、ＡＮＳＩ　ＨＩＰＰＩインタフェース　
を使用して高速パスを提供する。これはＨＩＰＰＩイン
タフェースから表示メモリへの直接接続を実施すること
により、１００ＭＢ／秒で動作する。従って、表示画面
を可能な範囲で最高速に更新できる。アニメーション用
には自動的にフレームを切り換え、３次元イメージを表
示する。

【００４４】図８は図７に示したアダプタのバッファ管
理を司る、ＨＩＰＰＩ送・受信ステート・マシンのマイ
クロコードのロジックを示す。一方、図９は図７に示し
たアダプタのバッファ管理を司る、ビデオ・ステート・
マシンのマイクロコードのロジックを示す。前述したよ
うに、ビデオ・ステート・マシンはブランキング或いは
表示の干渉を回避するためにＨＩＰＰＩステート・マシ
ンに対し優先順位を有する。従って、ＨＩＰＰＩステー
ト・マシンはビデオ・ステート・マシンのスレーブと見
なすことができる。

【００４５】最初に図８を参照すると、判断ブロック１
１０及び１１１で示されるように、ＨＩＰＰＩステート
・マシン処理は、ビデオ・ステート・マシンによりセッ
トされるバッファＡとＢがスワップされる時期を示すフ
ラグをモニタする。もしバッファＡのスワップ・フラグ
がセットされていれば、バッファＢは初期化され、バッ
ファＡのスワップ・フラグは機能ブロック１１２でリセ
ットされる。同様に、バッファＢのスワップ・フラグが
セットされていれば、バッファＡは初期化され、バッフ
ァＢのスワップ・フラグは機能ブロック１１３でリセッ
トされる。

【００４６】機能ブロック１１２で示されるように、ス
ワップ・バッファＡフラグはセットされており、バッフ
ァＢは初期化されたものと仮定する。次に機能ブロック
１１４に於いて、データが送信されるべきかどうかが決
定される。これはワークステーション・ソフトウェアに
よりセットされるフラグにより示される。本発明の説明
のために、データは受信されると仮定し（すなわち送信
フラグはセットされていない）、従って制御は判断ブロ
ック１１５に移行し、データの受信を開始する時期かど
うかを決定する。これは前述したプロトコルにより決定
される。もしデータ受信を開始する時期でない場合には
、判断ブロック１１６で送信ステータスが変化したか否
かが決定される。もしそうであれば、制御は機能ブロッ
ク１１２に戻る。変化していない場合は、判断ブロック
１１７で、バッファＢがビデオ・ステート・マシンによ
りセットされたフラグが示すようにスワップされるべき
かが決定される。もしスワップ・バッファＢフラグがセ
ットされていれば、制御は再び判断ブロック１１０に戻
る。スワップ・バッファＢフラグがセットされていない
場合には、制御は判断ブロック１１５に戻る。受信スタ
ートが検出されると、データ・パケットがＨＩＰＰＩチ
ャネルより受信される。データ・パケットの最後に於い
て、データ受信の終了が機能ブロック１１８で検出され
る。この箇所に於いて、バッファＢフル・フラグはセッ
トされ、制御は判断ブロック１１０に戻る。バッファＢ
フル・フラグはビデオ・ステート・マシンにより、図９
に示す処理により読み出される。

【００４７】ＨＩＰＰＩチャネル上にデータが送信され
、ビデオ発生器に接続されていない方のバッファが選択
されると仮定する。もしバッファＢが送信オペレーショ
ン用に選択されるとすると、その状態が判断ブロック１
１４で検出される。次に判断ブロック１２０で送信オペ
レーションがオペレータによりキャンセルされたかどう
かが決定される。もしそうであれば、制御は機能ブロッ
ク１１２に戻る。キャンセルされない場合には、送信オ
ペレーションが継続する。判断ブロック１２１では送信
オペレーションが完了したかを検出する。ここでは制御
は機能ブロック１１２に戻る。さて、機能ブロック１１
４に於いてチェックが行われ、制御は判断ブロック１１
５に分岐する。判断ブロック１１７に於いて、バッファ
Ｂのスワップ・フラグが検出され、制御は判断ブロック
１１０に戻る。

【００４８】バッファＢに関し説明された処理は、バッ
ファＡに対しても同様に行われる。これらについても図
８で示されているが、ここでは説明を省略する。

【００４９】図９はバッファ管理に対するビデオ・ステ
ート・マシン処理を示す。従来、パワーアップ時には、
機能ブロック１２５で示されるようにバッファＡの初期
化で処理は開始された。言い替えれば、ビデオ・ステー
ト・マシンは常時任意にバッファＡを選択してスタート
していた。判断ブロック１２６に於いて、垂直再トレー
スが進行中であるかが決定される。もしそうであれば、
垂直再トレースの終了を待機し、次に判断ブロック１２
７に於いて、次の垂直再トレースの開始を待機する。こ
のことは垂直再トレース時間中に、表示装置に不利に影
響を与えることなくバッファ管理機能が完了することを
保証する。バッファＢフル・フラグが判断ブロック１２
８でチェックされる。図８の判断ブロック１１９に於い
て同フラグがＨＩＰＰＩステート・マシンによりセット
されたことを思い出していただきたい。もしバッファＢ
フル・フラグがセットされていれば、判断ブロック１２
９に於いてフレーム／秒カウンタ（ＦＰＳ）がプリセッ
ト値と等しいか否かチェックされる。これはユーザが定
義するオプションであり、ユーザが連続するフレームの
表示のレートを制御できるようにしている。ＦＰＳカウ
ンタがプリセット値と等しくない場合には、制御は機能
ブロック１２５に戻る。ここでバッファＢフル・フラグ
がセットされておらず、判断ブロック１３０に於いて３
次元モードが選択されたかどうかが決定されるものとす
る。選択されていない場合には、判断ブロック１３１に
より表示バッファＢフラグがセットされているかがチェ
ックされる。セットされていない場合には、制御は機能
ブロック１２５に戻る。

【００５０】３次元モードが選択されているか、或いは
表示バッファＢフラグがセットされ、スワップＢバッフ
ァ・セット・フラグが機能ブロック１３２でセットされ
ると仮定する。図８の判断ブロック１１１でチェックさ
れたフラグが同フラグであったことを思い起こされたい
。次に判断ブロック１３３に於いて、スワップＢフラグ
がリセットされたか決定される。これは図８の機能ブロ
ック１１３で実施される。もしリセットされていなけれ
ば、判断ブロック１３４に於いて垂直再トレースが進行
中かどうか決定される。もしそうであれば、制御は判断
ブロック１３３に戻り、進行中でない場合には、機能ブ
ロック１２５に制御は戻る。判断ブロック１３３に於い
てスワップＢフラグがリセットされていれば、制御は機
能ブロック１３５に移行し、バッファＢを初期化する。同様に、ＦＰＳカウンタが機能ブロック１２９に於いて
プリセット値と等しければ、スワップ・バッファＢ・セ
ット・フラグが機能ブロック１３６でセットされ、制御
は機能ブロック１３５に移行する。

【００５１】バッファＢの制御についても図９に示すよ
うに同様であり、詳細説明は省略する。

【００５２】本発明の別の側面によれば、図１４に示す
基本的ＨＩＰＰＩアダプタは、図９で示されるシステム
の環状連鎖接続を支持するように変更される。その際、
図１６に示す切り換え装置のための要求を回避する。図
１０はＨＩＰＰＩチャネルに複数装置を接続する手段を
示す。これらは単一または複数ホストに接続される複数
ワークステーション或いはビデオ表示装置である。図１
０の各ブロックが装置Ａ、装置Ｂ、装置Ｃのように命名
されると、これらはそれぞれホスト、ワークステーショ
ン、ビデオ表示装置と解釈される。装置間にはマスタ・
スレーブ関係は無いが、装置Ａがマスタ（すなわちホス
ト）で、装置Ｂ及びＣが接続されるワークステーション
と仮定すると、図１０に示す構成のオペレーションは理
解し易い。

【００５３】装置Ａは要求信号をアサートすると、ＨＩ
ＰＰＩチャネルのデータ・ライン上にＩ−フィールドを
出力する。この数は装置Ａ内のソフトウェアによりプリ
セットされ、接続される装置Ｂ、装置Ｃの一方を識別す
る。Ｉ−フィールド信号は連鎖の最初の装置に伝搬し、
調査される。本説明では装置Ｂがそれに相当する。もし
装置ＢがＩ−フィールドを認識すると、装置Ｂは接続信
号を返送し、通常チャネル・オペレーションを開始する
。装置ＢがＩ−フィールドを認識しない場合は、インバ
ウンド側に受信した全情報（データ及び制御）をアウト
バウンド側を介し再伝送する。Ｉ−フィールドは次に装
置Ｃにパスされ、そこで再度処理が繰り返される。もし
どちらの装置もＩ−フィールドを認識しない場合には、
装置ＣはＩ−フィールドを装置Ａのインバウンド側に伝
搬する。多くの場合、装置ＡはＩ−フィールドを自身の
アドレスにはセットせず、要求信号に対する応答が無い
場合にはタイムアウト・エラーを検出する。装置Ａは連
鎖の保全性をチェックするために、Ｉ−フィールド内に
自身のアドレスを使用可能である。また、装置Ａは自身
のアウトバウンド・インタフェースからインバウンド・
インタフェースにデータを転送し、連鎖をループするこ
とにより、循環テストを実施できる。

【００５４】ＨＩＰＰＩアダプタのパス・スルー機能、
及び装置の環状連鎖接続は図１１に示される。図１４及
び図１１に於いて同一参照番号は同一構成要素を表す。この機能の基本的オペレーションは、循環テストで使用
されたロジックのオペレーションと同様である。しかし
、パス・スルー機能の適切なオペレーションにとって、
いくつかの重要な相違点が存在する。これら相違点はイ
ンバウンド側からのクロックの伝搬に関する。

【００５５】インバウンド要求信号が受信されると、Ｉ
−フィールドは定義済み値、或いは値セットに対して、
デコーダ２１でデコードされる。結果は、パス・スルー
・ロジック１０６及びクロック同期ロジック１８内のア
ービタ・ステート・マシンを構成する調停ロジックにパ
スされる。定義済み値に基づき、インバウンド要求及び
他の全てのトランザクションはＨＩＰＰＩアダプタによ
って受諾され処理されるか、或いはアウトバウンド側１
１にパス・スルーされ、連鎖内の次の装置に再転送され
る。

【００５６】Ｉ−フィールドの情報は数多くの異なる方
法により解釈される。例えば、特定の３２ビット値を受
諾し、他全てはパスする場合、反対に特定値をパスし、
他全てを受諾する場合、或いは一定のレンジの値をパス
し、他全てを受諾する場合、受諾・パスの決定を３２ビ
ットのサブセット上で行う場合などがある。

【００５７】パス・スルーの決定が下されると、アウト
バウンド・ＨＩＰＰＩ・アダプタ・クロックがインバウ
ンド・ＨＩＰＰＩ・クロックに同期され、パスされるデ
ータはクロックに同期して出力される。取られるアプロ
ーチとしては、受信後、インバウンド・データをローカ
ル・クロック１６に同期させ、更にローカル・クロック
により再転送するのではなく、最初の転送元からのイン
バウンド・クロックに同期させてパスする。この技術は
パス・スルー遅延を最小化し、同期機能を最小に維持す
る。クロック同期は以下に示す要領で実施される。

【００５８】クロック同期回路１８はパス・スルーが指
示されない場合には、ローカルＨＩＰＰＩアダプタ・ク
ロックをアウトバウンドＨＩＰＰＩインタフェースに送
信する。それに対し、パス・スルーが要求されると、ロ
ジック１０６内のアービタ・ステート・マシンはローカ
ル・クロック１６が論理１もしくは活動状態になるのを
待機し、クロック同期回路１８内の選択ゲートを介して
インバウンド・クロック・リード１５１をアウトバウン
ド・クロック・リード１５３に切り換え、アウトバウン
ド・クロック信号を解放する。この時、アウトバウンド
・クロックはインバウンド・クロックに追従することに
なる。また、パス・スルー・ロジック１０６内のアービ
タ・ステート・マシンもインバウンド・データを切り換
え、セレクタ１０８、レジスタ２２、及びＥＣＬ送信器
２４を介し、リード１５５上の信号をアウトバウンド・
リード１５７方向へ制御する。これはデータ・セレクタ
１０８に於いて、リード１５９上のパス・スルー・ロジ
ック１０６からの制御信号により制御される。クロック
同期回路１８は、アウトバウンド・データ、制御信号、
及びアウトバウンド・クロック間のスキューがＡＮＳＩ
標準以内にあることを保証する。パス・スルーがもはや
指示されなくなると、すなわち要求信号がＬＯＷとなる
と、処理が反転され、ローカル・クロックをアウトバウ
ンド・インタフェースに接続する。アダプタは、要求信
号が再度インバウンド・インタフェース上でアサートさ
れた時、前述の全ての決定処理を繰り返す準備が整って
いる。

【００５９】ＨＩＰＰＩインタフェースの変更により、
一つ以上の装置を　ＡＮＳＩ　ＨＩＰＰＩチャネルに切
り換え無くして接続可能となる。このアプローチは高価
ではなく、例えば、複数のワークステーションをＨＩＰ
ＰＩチャネルを使用してホストに接続することを魅力的
なものにする。更に、データ・レートに対しては多少の
影響を及ぼす。この影響はパケット当たりのトータル遅
延を１２０ｎｓ或いはそれ以下に制限する。

【００６０】図１２は、図１１に示すアダプタの要求及
びパス・スルー・アービタのためのマイクロコードのロ
ジックを示す。処理は機能ブロック１４０に於いて要求
をチェックすることから開始される。要求が検出される
と、Ｉ−フィールドが判断ブロック１４１に於いて装置
Ｉ−フィールドと比較され、もしＩ−フィールドが異な
れば、更にチェックが判断ブロック１４２で実施され、
パス・スルー機能が許可されているかが決定される。こ
れはユーザがメンテナンスもしくは他の理由により、同
機能を禁止する可能性を考慮している。パス・スルー機
能が許可されていると、内部クロックが機能ブロック１
４３で禁止される。受信クロックが機能ブロック１４４
に於いて許可され、データが同受信クロックに同期され
る。次に機能ブロック１４５に於いて、要求、制御、デ
ータが送信ポートに送られる。要求信号が判断ブロック
１４６に於いてモニタされ、ＬＯＷの場合には機能ブロ
ック１４７に於いて、制御及びデータ受信クロックを送
信ポートに対し禁止する。機能ブロック１４８に於いて
、制御が再度判断ブロック１４０に戻る直前に、内部ク
ロックが再度送信ポートに許可される。

【００６１】判断ブロック１４１に戻り、もし受信した
Ｉ−フィールドがローカル・Ｉ−フィールドと一致する
と、機能ブロック１４９に於いて、要求が受信ステート
・マシンに送られる。要求信号は次に判断ブロック１５
０に於いてモニタされ、ＬＯＥの場合には、制御は再び
判断ブロック１４０に戻る。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
高性能パラレル・インタフェースを有するホスト・コン
ピュータへのパーソナル・コンピュータ或いはワークス
テーションの高速接続が可能となる。

【図面の簡単な説明】

【図１】本発明の一側面である、ホストからアダプタ・
インタフェースへ至る部分の構成要素を示すブロック図
である。

【図２】データ転送開始時に於けるハンドシェーキング
のマイクロコードのフロー・チャートである。

【図３】データ転送開始時に於けるハンドシェーキング
のマイクロコードのフロー・チャートである。

【図４】データ・スキューの修正を含むデータ移動入力
点を示すフロー・チャートである。

【図５】データ転送オペレーションの手順を示すフロー
・チャートである。

【図６】異なるデータ・オブジェクト・タイプを検出及
び経路指定するマイクロコードのフロー・チャートであ
る。

【図７】本発明の別の側面によるホストからアダプタ・
インタフェースに至る部分の構成要素を示すブロック図
である。

【図８】図７に示すアダプタに於けるバッファ管理のた
めの、ＨＩＰＰＩステート・マシンのマイクロコードの
フローチャートである。

【図９】図７に示すアダプタに於けるバッファ管理のた
めの、ビデオ・ステート・マシンのマイクロコードのフ
ローチャートである。

【図１０】本発明の別側面による、３つの装置の環状連
鎖構成を説明するブロック図である。

【図１１】図１０に示す環状連鎖を支持するパス・スル
ー機能を有するＨＩＰＰＩアダプタのブロック図である
。

【図１２】図１１に示すアダプタに於ける要求及びパス
・スルー・アービタのマイクロコードのフロー・チャー
トである。

【図１３】ＨＩＰＰＩチャネルの詳細な接続を示すブロ
ック図である。

【図１４】基本的ＨＩＰＰＩアダプタのブロック図であ
る。

【図１５】基本的ＨＩＰＰＩ相互接続を示すブロック図
である。

【図１６】従来の複数装置の接続を示すブロック図であ
る。

Claims

【特許請求の範囲】

【請求項１】レディ信号に応答してデータ・ワード・バ
ーストを転送するホスト・コンピュータの高性能パラレ
ル・インタフェースを、パーソナル・コンピュータもし
くはワークステーション・バスに接続するアダプタであ
って、前記データ・ワード・バーストを記憶する、前記
高性能パラレル・インタフェースに結合される先入れ先
出しバッファ手段と、前記バッファ手段からのデータ・
ワードを前記パーソナル・コンピュータもしくはワーク
ステーション・バス上に読み出す手段と、前記バッファ
手段と前記読み出し手段に接続され、前記バッファ手段
の容量ステータスをモニタし、前記バッファ手段が第１
の所定容量レベルを越えないときに前記レディ信号を生
成することを特徴とする制御ロジック手段と、を具備す
ることを特徴とする前記アダプタ。
【請求項２】前記ホスト・コンピュータは要求信号を前
記高速パラレル・インタフェースに生成してデータ転送
を開始し、前記制御ロジック手段は接続信号を生成して
前記要求信号に応答することを特徴とする請求項１に記
載のアダプタ。
【請求項３】前記制御ロジック手段からの前記接続信号
を受信後、前記ホスト・コンピュータはパケット信号を
アサートし、前記パケット信号はデータ転送期間中は活
動化状態であって間接的に転送されるデータのバイト数
を規定し、前記制御ロジック手段は前記パケット信号を
モニタし、前記パケット信号により規定されたデータの
バイト数を実際に送られて来るデータのバイト数と比較
し、データ転送の終わりを決定することを特徴とする請
求項２に記載のアダプタ。
【請求項４】前記バッファ手段が前記第１の所定容量レ
ベルを越えたとき、前記制御ロジック手段は前記バッフ
ァ手段が第２の所定容量レベルに達するまで前記レディ
信号を保留し、前記第２のレベルは前記第１のレベル未
満であることを特徴とする請求項３に記載のアダプタ。
【請求項５】前記バッファ手段にデータ・バーストがロ
ードされた後、直ちに前記制御ロジックは前記パーソナ
ル・コンピュータもしくはワークステーションに割り込
みを提供し、前記制御ロジック手段はその後データ・ワ
ードが前記パーソナル・コンピュータもしくはワークス
テーション・バスに呼び出された後に前記バッファ手段
をチェックすることを特徴とする請求項３に記載のアダ
プタ。
【請求項６】レディ信号に応答してデータ・ワード・バ
ーストを転送するホスト・コンピュータの高性能パラレ
ル・インタフェースを、パーソナル・コンピュータもし
くはワークステーションのビデオ表示装置に接続するア
ダプタであって、イメージ・データ・ワード・バースト
を記憶するために前記高性能パラレル・インタフェース
に結合され、交互に書き込み及び読み出しされる一対の
バッファ・アレイと、イメージ・データを受信し、表示
装置上にビデオ・イメージを生成するための制御信号を
生成するビデオ発生器手段と、前記一対のバッファ・ア
レイと前記ビデオ発生器手段に結合され、前記バッファ
・アレイの一方から前記ビデオ発生器手段に交互にイメ
ージ・データを読み出し、前記バッファ・アレイの他方
を前記高性能パラレル・インタフェースに接続する制御
ロジック手段と、を具備することを特徴とする前記アダ
プタ。
【請求項７】前記パーソネル・コンピュータもしくはワ
ークステーションはバスを含み、前記アダプタは該バス
と前記バッファ・アレイ間のバス・インタフェースを構
成し、前記パーソナル・コンピュータもしくはワークス
テーションは前記バッファ・アレイを内部メモリとして
アドレス可能なことを特徴とする請求項６に記載のアダ
プタ。
【請求項８】前記バッファ・アレイと前記高速パラレル
・インタフェース間に接続される転送手段と、前記パー
ソナル・コンピュータもしくはワークステーションから
のデータを一時的に記憶し、前記ホスト・コンピュータ
に転送するために前記アレイの一方を選択する前記制御
ロジック手段と、前記データを前記制御ロジック手段の
制御により、前記転送元に転送する前記転送手段と、を
具備することを特徴とする請求項７に記載のアダプタ。
【請求項９】データ・クロックに同期してバースト・デ
ータを送受信可能な少なくとも３つの装置を、環状連鎖
で接続される高性能パラレル・インタフェース・チャネ
ルに接続するアダプタであって、前記チャネルに接続さ
れ、前記バースト・データ及びデータ・クロックを受信
するインバウンド受信手段と、前記バースト・データ内
に含まれる経路指定情報をデコードするデコード手段と
、前記デコード手段に接続され、前記経路指定情報を解
釈するパス・スルー・ロジックと、前記インバウンド受
信器手段に接続され、一時的にデータ・バーストを記憶
する第１のラッチ手段と、前記第１のラッチ手段に接続
され、前記経路指定情報が前記アダプタが接続される装
置を識別するとき、データ・バーストを受諾する第２の
ラッチ手段と、前記第１のラッチ手段に接続され、前記
装置或いは前記第１のラッチ手段からのデータを選択す
るデータ選択手段と、前記チャネルに接続され、バース
ト・データ及びデータ・クロックを転送し、また前記デ
ータ選択手段にも接続され、前記経路指定情報が前記装
置を識別しない場合には、前記第１のラッチ手段からデ
ータ・バーストを転送するアウトバウンド送信手段と、
を具備することを特徴とする前記アダプタ。
【請求項１０】前記経路指定情報が前記装置を識別しな
い場合に、前記データ・クロックを前記インバウンド受
信手段から受信し、前記データ・クロックを直接前記ア
ウトバウンド送信手段にパスするクロック同期手段を具
備することを特徴とする請求項９に記載のアダプタ。