JPH06149729A - 第１の情報バスと第２の情報バスに結合した相互接続アダプターとの間で高性能相互接続を施す方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】種々の形態の情報バスを相互接続する。 【構成】複数のデータラインを有する第１の情報バスか
ら情報を受信するためのレジスタを有している第１の相
互接続モジュール、第１の情報経路のデータラインを渡
ってレジスタからの情報を順次転送し、第１の情報経路
に結合したマルチプレクサ、第１及び第２の情報経路に
結合したコネクタ、第２の情報バスから、情報を、第１
の情報バスのデータラインに供給するためのレジスタを
有する第２の相互接続モジュール、第２の情報経路を介
してコネクタに結合し、第２の情報を受信し、第２のレ
ジスタに供給するためのデマルチプレクサ、並びに第１
の情報バスから第２の情報バスへの情報の転送を開始
し、第１の情報バス及び情報経路の第２の群から受信さ
れたコマンドに応答して、第２情報バスから第１の情報
バスへの要求に応答する制御回路を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
関し、更に詳細には多重バスを採用するデータ処理シス
テムに関する。

【０００２】

【従来の技術】コンピュータ及びデータ処理システムに
おいては、バスは通常システムの種々の構成要素を相互
に接続するために使用される。例えば、中央処理ユニッ
トは典型的にはメモリー要素、入力／出力（Ｉ／Ｏ）装
置等にバスを介して接続される。このバスは各要素の動
作に関連する信号を搬送する。これらの信号は、例え
ば、データ信号、クロック信号、及び制御信号を含む。
このバスはこのような信号をバスと接続する全ての要素
に送り、所望の動作がコンピュータシステムによって達
成されるようにしなければならない。

【０００３】コンピュータシステムが、たんだんより高
いレベルの機能を達成するようになると、時々コンピュ
ータシステム内に２つ以上のバスを設けることが望まれ
る。例えば、プロセッサー及び高速メモリー要素を相互
に接続する高速メインシステムバスを設け、且つディス
ク駆動装置及びテープ駆動装置の様なＩ／Ｏ装置をＩ／
Ｏ制御に相互接続する別のバスを設けることが望まれる
ことがある。

【０００４】初めは、コンピュータシステムの製造者
は、システムの構成要素を相互接続するための各自独特
のバスを設けていた。現在、標準バスの使用への傾向が
増大している。この場合、バスの仕様が全製造者によっ
て使用されるために公表されている。それで多くの製造
者が標準バスで特に使用される部品を供給できる。複数
の種々の多重標準バスが現在利用可能であり、各バスは
それぞれの特徴を有する異なった集合体となっている。
しかしながら、種々の異なる形態の標準バスに接続され
た要素を採用するコンピュータシステムを組み立てるこ
とが可能となることの必要性が増大している。この様な
相互接続を提供する装置及び方法は従来技術として知ら
れている。既知の相互接続システムはシリアルケーブ
ル、リボンケーブル及び光りファイバーを採用する。例
えば、ＩＢＵＳとして知られる相互接続を使用するコン
ピュータバスを相互接続するための方法及び装置がDavi
d W. Hartwell 他に与えられ、本出願人に譲渡された１
９８９年８月１５日発行の米国特許第４，８５８，２３
４号に記述されている。

【０００５】この様な傾向の結果として、相互接続シス
テムが異なる特徴を有することの重要性が明らかになる
であろう。例えば、相互接続システムがバス間で高い転
送速度を与え、高性能のバスの機能が非能率的な相互接
続システムによって損なわれることがないことが望まれ
る。異なるサイズの情報バスを相互接続するための方法
及び装置を提供し、バス間で背面接続をすること無し
に、異なるキャビネットの情報バスを相互に接続する方
法及び装置が更に望まれている。キャビネット間の接続
は、高い耐ノイズ性及び低いノイズ輻射を有することを
必要とする。また、最小数の相互接続ラインを利用する
バスを相互接続するための方法及び装置を提供すること
が望まれている。

【０００６】標準バスの数の増加と共に、製造者が製造
製品を可能な限り種々の標準バスで相互接続することが
できることが重要である。各バスの対に対して慣習的な
相互接続方法及び装置を実現すると高い設計及び製造コ
ストがもたらされる。従って、特に柔軟な情報バスを相
互接続ための装置及び方法を提供し、且つ多数の共通の
部品を使用して最小のコストで多重接続を達成すること
が望まれている。

【０００７】上の要求を完全に満たす情報バスを相互に
接続するための公知の方法及び装置は知られていない。

【０００８】

【発明の要約】本発明の目的は、現在知られている方法
及び装置よりも上記の要求を完全に満足する情報バスを
接続するための方法及び装置を提供することにある。本
発明の別の目的及び特徴が以下の記述に記されおり、こ
の記述から明らかになるか、又は本発明を実施すること
により学習することができる。本発明の目的及び特徴は
添付された請求の範囲に特に指摘された手段及びこれら
の組み合わせによって実現され、達成される。

【０００９】本発明の目的を達成するために、且つ本発
明の目的に従って、本明細書で具体化され、広範に記載
された様に、本発明は、或る形態では、第１の情報バス
を、第２の情報バスに結合する相互接続アダプターに相
互接続するための装置からなり、これら情報バスの各々
は複数のデータラインを有している。この装置は多重導
体単一方向情報経路の第１及び第２の群を有しており、
各情報経路は複数のデータ信号を有し、各情報経路のデ
ータ信号の数は情報バスの少なくとも一つのデータライ
ンよりも少ない。この装置は更に第１の情報バスのデー
タラインの複数の集合からなる第１の群から情報の複数
の集合からなる第１の群の一つの集合ををそれぞれ受信
するためのレジスタの第１の群を有している第１の相互
接続モジュール、及び第１の情報経路のデータラインを
渡ってレジスタの第１の群からの情報の複数の集合から
なる第１の群の各集合を順次転送し、第１の情報経路に
結合したマルチプレクサから成る。この装置は、第１及
び第２の情報経路に結合したコネクタ、及び第２の情報
バスのデータラインの集合の第２の群から、情報の複数
の集合からなる第２の群の一つの集合を、第１の情報バ
スのデータラインの複数の集合からなる第１の群の一つ
の集合にそれぞれ供給するためのレジスタの第２の群を
有する第２の相互接続モジュール、情報経路の第２の群
を介してコネクタに結合し、情報の複数の集合からなる
第２の群を受信し、且つ情報の複数の集合からなる第２
の群をレジスタの第２の群にそれぞさ供給するためのデ
マルチプレクサ、及び第１の情報バスから第２の情報バ
スへの情報の転送を開始し、第１の情報バス及び情報経
路の第２の群から受信されたコマンドに応答して、第２
の情報バスから第１の情報バスへの要求に応答するため
の制御回路を含む。

【００１０】本発明は、別の形態では、第１の情報バス
を第２の情報バスに結合した相互接続アダプターに相互
接続するための方法であって、各バスは、複数のデータ
ラインからなり、この相互接続が、それぞれ複数のデー
タ信号を有する第１及び第２の多重導体単一方向情報経
路に渡って成され、各情報経路内のデータ信号の数が、
情報バスの少なくとも一つ内のデータラインの数よりも
少ない方法からなる。この方法は、情報の集合の第１の
対を第１のバスのデータラインの集合の第１の対からレ
ジスタの第１の対にそれぞれ受信し、第１の情報経路の
データラインを渡ってレジスタの第１の対からの情報の
集合の第１の対の各集合を順次転送する様マルチプレク
サを駆動し、レシスタの第２の対内で、情報の集合の第
２の対を第２の情報バスのデータラインの集合の第２の
対からそれぞれ受信し、情報の集合の第２の対をそれぞ
れ同時に第１の情報バスのデータラインの集合の第１の
対に供給する各工程からなる。

【００１１】明細書の一部として組み込まれる添付図面
は本発明の一実施例のみを図示しており、記述を伴っ
て、本発明の原理を説明している。

【００１２】

【実施例】本発明の現在好適な実施例が詳細に説明され
る。この実施例は添付された図面に図示されている。図
面を通して、同様の文字が同様の構成要素に対して付さ
れている。図１は、本発明を具体化するデータ処理シス
テム２０の実施例である。システム２０は第１及び第２
のサブシステム２２及び２４を含む。サブシステム２２
は好適な実施例においては、ディジタルイクイップメン
トコーポレーションによって製造されたＤＥＣステーシ
ョン５０００／２００エンジニアリングワークステーシ
ョンからなる。サブシステム２２はシステムバス２６に
よって相互接続された複数の部分を含む。バス２６は好
適な実施例では、ＴＵＲＢＯチャンネルとして知られる
標準の３２ビット公共バスからなり、背面ワイヤリング
によって相互接続された多重スロットを有するキャビネ
ットを含む。この「３２ビット」の行き先は、異なる時
刻にアドレス及びデータ情報を運ぶＴＵＲＢＯチャンネ
ルの３２の信号ラインに向けられる。この様なラインは
以下「データライン」と呼ばれ、アドレス及びデータ情
報以外の情報の形態を搬送する制御ラインから区別され
る。

【００１３】ＴＵＲＢＯチャンネルはディジタルイクイ
ップメントコーポレーション製造の製品で使用される内
部システムバスである。ＴＵＲＢＯチャンネルは「公開
アーキテクチャー」バスであり、このＴＵＲＢＯチャン
ネルの詳細な仕様は、ディジタルイクイップメントコー
ポレーションから公に入手可能なＴＵＲＢＯチャンネル
ハードウエアー仕様、整理番号ＥＫ−３６９ＡＡ−ＯＤ
−００５に詳細に記述されている。サブシステム２２は
システムバス２６に接続されたシステムモジュール２８
を含む。好適な実施例では、システムモジュール２８は
Ｒ３０００プロセッサーからなる。

【００１４】サブシステム２２は複数のオプションモジ
ュールを同様に含む。この様なオプションモジュールは
メモリー３０を含むことができる。通信（イーサネッ
ト）制御器３２（図１でＮＩと示されている）、及び小
コンピュータシステムインターフェース（ＳＣＳＩ）制
御器３４を含むことができる。サブシステム２２は別の
メモリー及び制御器の様な別のシステム部分を受入する
ことができる一対のスロット３６、３８を含ことができ
る。

【００１５】システム２０はまた相互接続バス４６によ
って相互に接続された第１及び第２のアダプターモジュ
ール４２、４４からなる相互接続装置４０を含む。アダ
プターモジュール４２はＴＵＲＢＯチャンネルキャビネ
ットにスロットを占有させることによりシステムバス２
６に取り外し可能に接続される。好適な実施例において
は、第２のサブシステム２４は第２のシステムバス４８
を含むＶＭＥバスシステムからなる。システムバス４８
は、好適な実施例においては、ＶＭＥバスからなる。こ
のバスは、別のデータ及びアドレスラインと非同期でイ
ンターロックされるバスである。このＶＭＥバスはＩＥ
ＥＥ標準１０１４によって定義される工業標準バスであ
る。サブシステム２４は更に複数のＶＭＥＩ／Ｏボード
５０を含む、このボードはモトローラコーポレーション
を含む複数の供給源から商業的に入手可能であり、アレ
イ処理、イメージ処理、通信制御、及びＩ／Ｏ操作の様
な機能を達成することができる。第２のアダプターモジ
ュール４４は、バス４８のスロットに差し込むことによ
り第２のシステムバス４８に除去可能に接続される。

【００１６】本発明は各種の異なるバスを相互接続する
ための能力を提供するが、好適な実施例におけるサブシ
ステム２２はホストサブシステムからなり、サブシステ
ム２４はＩ／Ｏサブシステムからなる。第１のサブシス
テムバス２６は「ＴＵＲＢＯチャンネル」（又は３ＭＡ
Ｘ）と呼ばれ、システムバス４８は「ＶＭＥバス」と呼
ばれる。アダプター４２はホストアダプター４２と呼ば
れる。ホストアダプター４２は時々表で３ＶＩＡと呼ば
れる。同様にアダプター４４はＩ／Ｏアダプター４４又
は表で「ＭＶＩＢ」と呼ばれる。相互接続バス４６は表
で「ＹＡバス」と呼ばれる。

【００１７】図２を参照して、相互接続装置４０が詳細
に示される。装置４０の相互接続バス４６は、各々複数
のデータ信号を有する第１及び第２の多重導体単一方向
情報経路を含む。各情報経路におけるデータ信号の数は
ＴＵＲＢＯチャンネル２６及びＶＭＥバス４８内のデー
タラインの数よりも少ない。好適な実施例では、情報経
路５２、５４は各々１６個のデータ信号を含む。特に、
情報経路５２は第１及び第２のツイストペアケーブル５
６、５８からなり、各々のケーブルは、複数のツイスト
ペアー導体及び第１及び第２の導体６０、６２に接続さ
れる。経路５４は導体６２、６０にそれぞれ接続される
第３及び第４のツイストペアケーブル６４、６６を含
む。更に、情報経路５２、５４は各々３つの極性信号、
３つの形態及びマスク信号、ストローブ信号、及びリセ
ット信号を含む。情報経路５２、５４は従ってブレード
及びフォイルシールドの両方で包囲されたツイスト導体
の４７個の対（足す３つのスペアー）を含む。情報経路
５２、５４のピン数が、好適な実施例に関して、表１に
示されている。

【００１８】

【表１】 各信号はツイストペアワイヤリングを伴う二つのピンを
必要とする。本発明の好適な実施例はシールドによっで
包囲され、第１及び第２の導体６０及び６２によよって
相互接続された５０個のツイスト導体ペアーを含む単一
のケーブルを採用するが、本発明はこれに限定されな
い。勿論採用できる別の形態の接続は当業者により容易
に理解される。

【００１９】装置４０はまた第１、第２、第３及び第４
の相互接続モジュール６８、７０、７２及び７４を含
む。モジュール６８及び７２は同等であり各々相互接続
送信器からなる。モジュール７０及び７４は同等であ
り、各々相互接続受信機からなる。従って、モジュール
６８及び７０のみか詳細に記述される。ホストアダプタ
ー４２はホストインターフェース回路７５を含み、アダ
プター４４はＩ／Ｏインターフェース回路７６を含む。

【００２０】好適な実施例に従うと、ホストインターフ
エース回路７５はＴＵＲＢＯチャンネル２６の様な第１
の情報バスとインターフェスする様に特別に構成されて
いる。Ｉ／Ｏインターフェース回路７６はＶＥＭバス４
８の様な第２の情報バスとインターフェースする様に特
別に構成されている。以下により詳細に記述される様
に、ホストインターフェース回路７５は、ＴＵＲＢＯチ
ャンネル仕様の部分として定義されたインストラクショ
ンを使用するＴＵＲＢＯチャンネル２６を介して受信及
び送信を行う。同様に、Ｉ／Ｏインターフェース回路７
６はＶＭＥバス４８を介して送信及び受信を行う。この
バスは、ＶＭＥバス仕様の部分として定義されるインス
トラクションを使用する。しかしながら、本発明の重要
な特徴は、相互接続バス４６及び相互接続モジュール６
８−７４を別のホストインターフェース回路７５及び別
のＩ／Ｏインターフェース回路７６と関連して採用する
ことにより、容易に最小の設計努力により、ＴＵＲＢＯ
チャンネル２６及びＶＭＥバス４８以外の情報バスを相
互に接続することにある。例えば、ホストインターフェ
ース回路７５はディジタルイクイィプメントコーポレー
ションによって製造されたＤＥＣシステム５５０ＲＩＳ
Ｃベースサーバを採用するシステムとインターフェース
する様に設計できる。また、Ｉ／Ｏインターフェース７
６はフューチャーバス (Futurebus)の様な別のバスを採
用するシステムとインターフェースする様に再設計され
る。

【００２１】図２から分かる様に、データはＴＵＲＢＯ
チャンネル２６とホストインターフエース回路７５との
間を双方向に流れる。データは、ホストインターフェー
ス回路７５から第１のコネクタ６０、第２のコネクタ６
２、第２のツイストペアケーブル５８及び第２の相互接
続モジュール７０を介して、Ｉ／Ｏインターフェース回
路７６へ一方向で流れる。データはＩ／Ｏインターフェ
ース回路７６及びＶＭＥバス４８との間を双方向で流れ
る。データはＩ／Ｏインターフェース回路７６から第３
の相互接続モジュール７２、第３のツイストペアケーブ
ル６４、第２のコネクタ６２、第１のコネクタ６０、第
４のツイストペアケーブル６６、及び第４の相互接続モ
ジュール７４を介してホストインターフェース回路７５
に一方向で流れる。

【００２２】上述されたＴＵＲＢＯチャンネル使用によ
り完全に記述されたように、ＴＵＲＢＯチャンネル２６
は４０ｎＳサイクル時間で同期して３２ビットが切り替
わるアドレスデータバスである。直接メモリーアクセス
（ＤＭＡ）で１００メガバイト／秒迄の転送能力があ
る。ＴＵＲＢＯチャンネル２６はスロット毎に一つの割
り込みをサポートし、「ＳＥＬ」ラインで５１２Ｍバイ
ト迄のＩ／Ｏをマップする。仲裁がＤＭＡに与えられて
いる。ＶＭＥバス４８で回線争奪が生じる場合は、「衝
突」信号が、ＣＰＵ読出し及び書き込み要求を「再び試
みる」ことを可能にする。バイトマスクバイトが、ＤＭ
Ａでなく、（アドレスフィールド内の）ＣＰＵＩ／Ｏト
ランザクションに対してサポートされる。ホストアダプ
ター４２は読出し−改変−書込みサイクル（非アトミッ
ク）を達成して、メモリー回路３０（図１）へのＤＭＡ
バイト書き込みを可能にする。ＴＵＲＢＯチャンネル２
６によってサポートされるインストラクション形態が表
２に記述される。

【００２３】

【表２】 図３を参照すると、ホストインターフェース回路７５の
詳細なブロック図が示される。図３に示される様に、バ
ッファー８０によってＴＵＲＢＯチャンネル２６及びホ
ストインターフェース回路７５の間をデータが転送され
る。バッファー８０は、例えば、インテグレーティドデ
ィバイステクノロジーインク（ＩＤＴ）から商業的に入
手可能な型番２９ＦＣＴ５２Ｂバッファー回路とするこ
とができる。書込みインストラクションがサブシステム
２２からサブシステム２４へと実行される時、（バッフ
ァー８０を介して）ＴＵＲＢＯチャンネル２６からアド
レス及びデータが相互接続モジュール６８にストロボ的
に出力される。或る応用例では、アドレス及びデータ情
報をマルチプレクサ８２によって先ず処理することがで
きる。

【００２４】ホストインターフェース回路７５はまたプ
ログラム可能な読出し専用メモリー（ＰＲＯＭ）８４を
含む。ＰＲＯＭ８４は診断の目的に設けられている。バ
ップァー８０からのアドレス情報はアドレスレジスタ８
６を介してＰＲＯＭ８４へのアドレス入力として翻訳さ
れる。このアドレス翻訳の工程はＰＲＯＭ８４内の特定
の位置を一義的に選択するために達成される。ＰＲＯＭ
８４の内容は次にライン８８を介してバッファー８０へ
供給される。

【００２５】ホストインターフェース回路７５は同様に
コマンドステイタスレジスタ（ＣＳＲ）９０を含む。Ｃ
ＳＲ９０は相互接続バス４６からエラー及びステイタス
情報を記憶し、リセット制御を提供する。ＣＳＲ９０の
特定の構成が表３〜８に記述される。

【００２６】

【表３】

【００２７】

【表４】

【００２８】

【表５】

【００２９】

【表６】

【００３０】

【表７】

【００３１】

【表８】 ホストインターフェース７５はまたレジスタ９２を含
む。レジスタ９２はＦＩＦＯ１９０（図６）及びＴＵＲ
ＢＯチャンネル上の出力バッファー８０間のデータの同
期を行うために与えられる。レジスタ９２はＩＤＴから
利用可能な型番２９ＦＣＴ５２Ｂバッファー回路とする
ことができる。

【００３２】ホストインターフェース回路７５は更にレ
ジスタ９４を含む。このレジスタ９４はＶＭＥバス４８
に対するＤＭＡ転送を可能するために与えられる。特
に、アドレス情報がレジスタ９４に記憶され、各ワード
がＤＭＡ工程を介してＶＭＥバス４８からＴＵＲＢＯチ
ャンネル２６へ転送される毎に増大される。ホストイン
ターフェース回路７５は更に制御論理回路９６を含む。
回路９６はＴＵＲＢＯチャンネル２６に対して決められ
たインストラクションとライン９７上の相互接続バス４
６に対して定義されるインストラクションの間での翻訳
を行う。これは、以下に詳細に説明される。

【００３３】図４には、Ｉ／Ｏインターフェース回路７
６の詳細なブロック図が示される。Ｉ／Ｏインターフェ
ース回路７６はＶＴＣコーポレーションから商業的に入
手可能な型番ＶＩＣ０６８ＶＭＥバス制御器１００を使
用する。ＶＩＣ制御器１００はＩＥＥＥ基準１０１４を
完全に満足し、表９〜１１に示される様にデータ転送イ
ンストラクションを含む全標準ＶＭＥバス動作をサポー
トする。

【００３４】

【表９】

【００３５】

【表１０】

【００３６】

【表１１】 更に、制御器１００はＶＭＥバス４８からのデータバイ
ト０−７及びアドレス０−７を取り扱う。上位アドレス
及びデータバイトがそれぞれバッファー１０２及び１０
４によってＶＭＥバス４８へ及びこのバスから転送され
る。

【００３７】或るＶＥＭバス割り込みの特徴が、ＶＩＣ
制御器１００によって同様にサポートされる。特に、Ｖ
ＩＣ制御器１００は以下の割り込みを受ける。（電力に
よって提供される）ＡＣfail、（ＶＭＥバス４８から得
られる）ＤＣfail、仲裁時間切れ及びＶＭＥ割り込み器
からの割り込みハンドシェーク、ＶＭＥバス割込みから
の要求、及び以下の表１２に示される７つローカル割込
みである。ＶＩＣ制御器１００の割込みハンドラーは、
制御器１００の割り込みハンドラーレジスタ（ＩＨＲ）
によってプログラムされる時、各割り込み又は割り込み
グループを７つのレベルの何れかにエンコードする。２
０の割り込みレベルの全てが、プロセッサ２０への（図
１のプロセッサ２８によって占有されるオプションスロ
ットに独特の）単一の割り込み要求に集約される。ＶＩ
Ｃ制御器１００によって処理される割り込み優先順位が
表１３に挙げられている。

【００３８】

【表１２】 規定されたLIROベクトルに対して、VIC ローカル割り込
みベースレジスタに値08H をロードする。

【００３９】(VIC割込み制御レジスタを介して) これら
のローカル割り込みが可能化される時、割り込みがペン
デングされるている時にIVS が読み出される際にベクト
ル(VICローカル割り込みベクトルベースレジスタからプ
ログラム可能である-VTC068 仕様の図12.10 を見よ) を
発生する。全割込みは8 ビットデータのをYAバスを送
り、3VIAはこれらデータを3MAXに与える。MIPSフェア2
は16ビットベクトルをMVIAに要求し、 d〔7: 0〕上の8
ビットベクトルは d〔15:8〕上にベクトルオフセットレ
ジスタ(VOR)9に付け加えられ、d〔15:0〕をRIO データ
〔15: 0 〕上に完全な16ビットベクトルを充填する。

【００４０】

【表１３】 ＶＩＣ制御器１００はＶＭＥバス４８のデータバイト７
上に関連するベクトルを戻すこができる。このベクトル
は次にプロセッサー２８にベクトルサイクルをサポート
するか又はベクトルレジスタとして読み出すことができ
る。Ｉ／Ｏインターフェース回路７６はＶＩＣ制御器１
００にベクトルサイクルを達成させ、ＶＩＣ制御器１０
０の割り込みベクトルソース（ＩＶＳ）が読み出される
時は常に割り込みベクトルを得る。

【００４１】ＶＭＥバス割り込みベクトルの００Ｈから
３ＦＨは本発明の一部ではない特殊な周辺装置に対して
割り当てられており、表１３にリストされたＶＩＣ制御
器１００によって発生される全ての割込み及び表１２に
リストされるＩ／Ｏインターフェース回路７６のローカ
ル割込みを含む、Ｉ／Ｏインターフェース回路７６によ
って発生された例外ベクトルを与えるのに使用される。
更に、ホストインターフェース回路７５はベクトル０１
Ｈのエラー割込みを送ることができ、相互接続バス４６
のプロトコールエラーを取り扱うことができる。

【００４２】表１２のローカル割込みがイネーブルされ
た時、ベクトルは、割込みがペンディングの時にＩＶＳ
を読出す際に発生される。全ての割込みは８ビットデー
タとして相互接続バス４６に送られ、ホストインターフ
ェース回路７５はこれらの割込みをＴＵＲＢＯチャンネ
ル２６に与える。ホストインターフェース回路７５はま
た制御回路１０１を含む。この制御回路１０１は回路７
５の構成回路に対する制御信号を与える。制御回路１０
１は相互接続モジュール７０、７２に信号ライン１０３
を介して接続される。回路１０１の詳細な記述は以下に
与えられる。

【００４３】以上の様に、ここに記述された実施例はＴ
ＵＲＢＯチャンネル及びＶＭＥバス４８間の相互接続を
与える。ＴＵＲＢＯチャンネル２６はディジタルイクイ
ゥイプメントコーポレーション製造のプロセッサーと共
に使用する様設計されている。ＶＭＥバス４８はモトロ
ーラによって製造されるプロセッサーと共に使用される
様に設計されている。当業者によって「ビッグエンディ
アン」及び「リトルエンディアン」としてそれぞれ知ら
れている別のバイト順位アドレス変換に従ってこの様な
プロセッサーがデータを取り扱う。従って、Ｉ／Ｏイン
ターフェース回路７６はバイトスワップ回路１０６を含
み、表１４に定義される複数のモードを使用してデータ
及びアドレスの適当な整合を行う。

【００４４】

【表１４】 図４に示される様に、Ｉ／Ｏインターフェース回路７６
は内部データバス１０８及び内部アドレスバス１１０を
含む。回路１００、１０２、１０６は、図４に示される
様に、バス１０８、１１０に接続される。

【００４５】相互接続バス４６及びモジュール７０から
の入来データはデータバッファー１１２を介して内部デ
ータバス１０８に供給される。バッファー１１２はＩＤ
Ｔから商業的に入手可能な型番２９ＦＣＴ５２０Ｂとす
ることができる。相互接続バス４６への出力データは回
路１００、１０４及び１０６を介してＶＭＥバス４８か
らデータバス１０８へ通過され、次いで、データバッフ
ァー１１４を介して相互接続バス４６へ通過し、モジュ
ール７２を介する。バッファー１１４は、モトローラコ
ーポレーションから商用的に入手可能な型番２９ＦＣＴ
８２０回路とすることができる。

【００４６】上述されたバイトスワッピング機能をイネ
ーブルするために、Ｉ／Ｏインターフェース回路７６は
ＰＩＯ頁マップＲＡＭ（ＰＭＲ）１１６及びＤＭＡ Ｐ
ＭＲ１１８を含む。バイト書込みラッチと接続するＰＩ
Ｏ ＰＭＲ１１６、アドレスバッファー１２２、及びデ
ータバッファー１２４は、バイトスワップ回路１０６と
共に作動し、相互接続バス４６からＶＭＥバス４８へ転
送されるデータに対するバイトスワッピング操作を達成
する。マルチプライヤ１２６と接続するＤＭＡＰＭＲ１
１８及びバッファー１１４はバイトスワップ回路１０６
と共に作動しＶＭＥバス４８からモジュール７２を介し
て相互接続バス４６に転送されるデータに対するバイト
スワッピング操作を与える。この様なバイトスワッピン
グ操作と関連して設計上の考慮は当業者に良く知られて
いるが、本発明を理解するために必須のものではない。
しかしながら、本好適な実施例で実現されたバイトスワ
ッピング技術の詳細は、James Duval 他によって1990年
6月29日に出願され、本出願人に譲渡された米国特許出
願番号第５４６，５０７号に挙げられている。この出願
の開示を参考することができる。

【００４７】誤りアドレスレジスタ１２８はＰＩＯ Ｐ
ＭＲ１１６と関連して作動し、アドレス位置にメモリー
装置が存在しない等の理由でトランザクションが完了し
ない状態で、誤りアドレスを内部データバス１１８に供
給する。命令ステータスレジスタ（ＣＳＲ）１３０はＩ
／Ｏインターフェース回路７６与えられている。ＣＳＲ
１３０のフォーマットが表１５〜２１に示されている

【００４８】

【表１５】

【００４９】

【表１６】

【００５０】

【表１７】

【００５１】

【表１８】

【００５２】

【表１９】

【００５３】

【表２０】

【００５４】

【表２１】 本発明は従って第１及び第２情報バスから受信されたコ
マンドに応答して、第１の情報バスから第２の情報バス
へ及び第２の情報バスから第１の情報バスへの転送を開
始するための制御手段からなる。本実施例では、制御手
段はインターフェース回路７５、７６から成る。

【００５５】図５に、第１の相互接続モジュール６８の
詳細なブロック図が示される。モジュール６８はホスト
インターフェース回路７５から第１のツイストペアケー
ブル５６へデータを転送する送信器を構成している。モ
ジュール６８は先入れ先出し(FIFO)メモリー１４０を含
む。メモリー１４０はライン８３を介して、ＴＵＲＢＯ
チャンネル２６の３２のデータラインからのアドレス及
びデータ情報の３２ビット語を記憶する。メモリー４０
の出力は、第１のレジスタ対１４２、１４４に供給され
る、各レジスタは、ＴＵＲＢＯチャンネル２６上のデー
タラインの１６個のラインの組みの第１の対から（ＦＩ
ＦＯ１４０を介して) 転送された情報の組みの第１の対
の１６ビットの組みをそれぞれ受信する。レジスタ１４
２、１４４はモトローラコーポレーションから商業的に
入手可能な型番７４Ｆ３７４とすることができる。レジ
スタ１４２、１４４の出力は、通路５２の１６個のデー
タ信号を介してレジスタ１４２、１４４から情報の組み
の第１の対の各組みを順次転送するための第１のマルチ
プレクサ１４６に供給される。

【００５６】当業者に良く知られる様に、デジタル論理
回路の種々の形態が回路設計者に入手可能である。この
様な回路形態の一つの例が、エミッタ結合ロジック（Ｅ
ＣＬ）である。他の利用可能な形態はトランジスタ−ト
ランジスタロジック（ＴＴＬ）である。好ましくは、本
発明は、第１のマルチプレクサ及び第１のツイストペア
ケーブルの間に結合された第１のＥＣＬ差動変換器手段
からなる。好適な例では、この様な手段は、ＥＣＬ差動
変換器１４８から成る。変換器１４８の機能は、いずれ
もモトローラコーポレーションから入手可能な型番１０
Ｈ３５１変換器回路及び型番１０Ｈ１５１差動ラッチ回
路によって達成することができる。

【００５７】ＥＣＬ技術は−5.2 ボルトとグラウンドの
電圧レベルを採用するが、本発明の好適な実施例では、
回路の共通端子がシステムの電力供給の＋5.0 ボルト出
力に結びつけることにより“擬ＥＣＬ（ｐＥＣＬ）”動
作を与えている。導体の差動対のこの様なＥＣＬ適合電
圧レベルは、一定の電流を与え、ＴＴＬ及びＣＭＯＳの
構成と比較すると、より少ないサージ及びスイッチング
ノイズを発生するという重要な利点を提供している。更
に、コモンモードノイズ信号レベルが減少され、単一の
５ボルト電力を採用できる。

【００５８】レジスタ１４２及び１４４からの情報の組
みの第１の対のビットを表す各データ信号が第１のツイ
ストケーブル５６の導体の一つのツイストペアーを介し
て転送される差動信号に変換される。ホストインターフ
ェース回路７５の回路９６からの制御信号は制御論理回
路１５０へライン９７を介して供給される。回路１５０
はＴＵＲＢＯチャンネル２６のコマンドを相互接続バス
４６に対してユニークなコマンドに変換する。回路９６
及び１５０のより詳細な議論は、図９及び１０にそれぞ
れ関連して以下に記述される。相互接続バス命令が表２
２に示される。

【００５９】

【表２２】 ¹ 割込みベクトルは、YAバスプロトコールへのベクトル
サイクルを決めるのではなく、ベクトル位置へのレジス
タ読出しを達成することにより得られる。この特定のホ
スト割込みモジュールはこの“レジスタ読出し”方法を
介して適当なベクトルサイクルを作り出す。² DMA 読出しが要求される時、xVIAは256 バイトのブロ
ックをMVIBのYtM FIFOに送る。VME DMA が送られた全デ
ータを必要としない場合、使用されないデータは、別の
YAバスメッセージが送られることができる前にFIFOから
除去される必要がある。³ n はデータの256 バイトに対応する63を越えることが
できない。⁴ MVBIのみによって発行⁵ データフィールドは読出しトランザクションに対する
バイトマスク情報を与えるために提供される。⁶ データフィールドは新たに送られた割り込み要求のIP
L 〔3: 1〕を送り出すために提供される。⁷ 転送モジュールに対するネガティブな確認: パリティ
ーエラー、命令正しくない、メモリー不存在又は正しく
ないPMR が選択された⁸ 複数のメッセージが未解決の時発行される誤りコマン
ドが発行され、特定のコマンドがNackを得たことを保証
する。詳細はセクション10.8を見よ。相互接続バスコマ
ンドが相互接続バス４６を介しての転送のために、制御
回路１５０からマルチプレクサ１４６に供給される。制
御回路１５０はまた相互接続バス４６を介して、ＥＣＬ
差動変換器１５５を介して転送のために形態及びマスク
（ＴＡＭ）信号を供給する。形態及びマスク信号は、変
換器１４８からの出力として供給されるデータラインに
渡って搬送された情報の形態を指定する。特に、情報の
次の形態：コマンド、アドレス、データ及びアイドルは
相互接続バス４６を介して搬送される。形態及びマスク
信号は表１０に示される転送されるデータの形態を決め
る。情報の全ての形態に対して、より下位のハーフワー
ドが先ず送られ、ストローブ信号の先端でクロックされ
る。上位のハーフワード（Ｄ〔31: 16〕）が次に送ら
れ、ストローブ信号の下降端でクロックされる。

【００６０】

【表２３】 ¹ マスクビットについて、"1" はデータバイトが正しい
ことを示し、"0" は正しくないデータバイトを示してい
る。マスク〔1 〕はデータバイト〔31: 24〕又はデータ
バイト〔15:0〕に関連しており、マスク〔0 〕はデータ
バイト〔23: 16〕又はデータバイト〔7: 0〕と関連す
る。

【００６１】情報はアイドルフレームで始まりそして終
了し、且つコマンドフレーム及びアドレスフレームを含
むメッセージとして相互接続バス４６を介して転送され
る。メッセージは又一つ以上のデータフレームを含む。
全てのメッセージは受信端からポジティブな確認を得
る。相互接続バス４６のコマンド、アドレス及びデータ
フレームフォーマットが表２４−２６にそれぞれ示され
る。

【００６２】

【表２４】

【００６３】

【表２５】

【００６４】

【表２６】 メモリー１４０の出力はパリティー発生器１５２にも与
えられ、ＥＣＬ差動変換器１５３を介して、相互接続バ
ス４６を渡っての転送のために一対のパリティ信号を発
生する。

【００６５】図５に示される様に、第１のクロック信号
１５４はレジスタ１４２に供給される。クロック信号１
５４は好適な実施例において２５ＭHzのクロック速度を
有する。より詳細に記述される様に、第２のクロック信
号は、クロック信号１５４と同様に、モジュール７２内
の第３のレジスタ対に供給される。第３のクロック信号
１５６が同様に供給される。クロック信号１５６は、好
適な実施例において、５０ＭHzの速度で発振回路１５８
によって発生される。第３のクロック信号１５６はマル
チプレクサ１４６のＳＥＬ端子に供給される。対応する
第４のクロック信号は、第３のクロック信号１５６と同
様に、モジュール７２内の対応するマルチプレクサに供
給される。クロック信号１５６が２：１分周器回路１６
０に供給され、クロック信号１５４が発生される。クロ
ック信号１５４が遅延回路１６２及びＴＴＬ−ｐＥＣＬ
変換器回路１６３に提供され、クロック信号１５４と同
様であるが、１０ｎＳの期間で遅延される差動ストロー
ブ信号１６５が与えられる。回路１６０、１６２、１６
３（及び相互接続モジュール７２の対応する回路）は、
第３及び第４クロック信号を第１及び第２クロック速度
にそれぞれ分周して、第１及び第２のクロック信号を発
生し、それぞれ第１及び第２の情報経路を介してこの第
１及び第２のクロック信号を供給するための分周器手段
からなる。

【００６６】モジュール６８は更に２５ＭHzの第１のク
ロック速度を有する第１のクロック信号をレジスタの第
１の対に供給し、レジスタの第１の対の記憶するための
手段、第１のクロック速度の２倍（即ち、５０ＭHz) の
第２のクロック信号をマルチプレクサに供給するための
手段、及び第２のクロック信号に応答して、第２のクロ
ック速度で第１の情報経路に渡って情報を転送するため
の手段を更に含むことが分かる。好適な実施例において
は、この様な手段は発振器１５８、ドライバー１６０及
びマクチプレクサ１４６からなる。

【００６７】制御ライン９７上の信号はまたリセット信
号１７０を含む。リセット信号１７０はバッファー１７
２を介して変換器１７４に供給され、情報経路５２を介
してｐＥＣＬ差動リセット信号を供給する。回路１７２
及び１７４は従って第１の情報バスからのＲＥＳＥＴコ
マンドを受信し、このＲＥＳＥＴコマンドを送信モジュ
ールを介して第２の情報バスで使用するための第１の情
報経路を渡って送信する。

【００６８】図６には、相互接続モジュールバス４６に
対する受信器から成る相互接続モジュール７０の詳細な
ブロック図が示される。前述された様に、相互接続モジ
ュール７４はモジュール７０と同等である。モジュール
７４は従って詳細に議論されない。図６に示される様
に、情報経路の差動信号がコネクタ６２を介して受信さ
れ、ＥＣＬ差動受信機１８０に供給される。情報の集合
の第１の対の各集合は順次受信機１８０を介して順次受
信され、それぞれレジスタ１８２、１８４の第２の対に
供給される。即ち、ＴＵＲＢＯチャンネル２６のライン
０−１５からのデータビットが、先ず相互接続バス４６
の１６のデータ信号として送信され、レジスタ１８２内
に記憶される。次に、ＴＵＲＢＯチャンネル２６のライ
ン１６−３１からのデータビットは相互接続バス４６の
データ信号として送信され、レジスタ１８４内に記憶さ
れる。

【００６９】ストローブ信号１６５は、第１及び第２の
クロックマルチプライヤ手段によって相互接続モジュー
ル７０及び７４によって受信され、転送された第１のク
ロック信号を変換して、レジスタの第２の対に供給され
たクロック信号を転送して、レジスタの第２の対からの
情報を、それぞれ第２のクロック速度で第１の情報バス
に転送する。好適には、この様な手段は、コネクタ６２
及びそれぞれレジスタ１８２及び１８４に接続され、分
周された第３のクロック信号をそれぞれレジスタ１８２
及び１８４、及び相互接続モジュール７４内の対応する
回路に供給する一対のＥＣＬ差動受信機回路１８６及び
１８８からなる。回路１８６及び１８８は、各々単一端
ＴＴＬ適合信号からなる非反転及び反転転送クロック信
号１８７及び１８９を提供する。

【００７０】差動受信機１８０の出力は、１６ビット幅
の経路であり、レジスタ１８２及び１８４に供給され
る。これらレジスタは１６ビット幅の記憶装置からな
る。レジスタ１８２及び１８４の出力は３２ビット幅の
経路１９２の上位及び下位半分に供給され、３２ビット
幅メモリーからなるＦＩＦＯメモリー１９０への入力と
して供給される。経路１９２のラインはまた制御論理回
路１９４に接続される。制御回路１９４は、またＥＣＬ
差動受信機１９６から形態及びマスク情報を受信し、ラ
イン１９２から受信されたコマンド情報及び受信機１９
６から受信された形態及びマスク情報を使用して、ＶＭ
Ｅバス４８と適合するコマンドインストラクションを発
生し、ＶＭＥバスから発生された要求の確認を与える。

【００７１】パリティーチェック回路１９８は、ＥＣＬ
差動受信機２００及びＴＴＬからＥＣＬ差動変換機回路
１５３（図５）を介して、パリティー発生器１５２によ
って発生されたパリティー信号を受信する。パリティー
チェッカー１９８はこの情報を使用してライン１９２上
のパリティーをチェックし、パリティーエラー検出の際
にエラー信号２０２を提供する。

【００７２】ＥＣＬ変換器１７４（図５）によって発生
され、相互接続バス４６を介して供給されたリセット信
号は、ＥＣＬ差動受信機２０４によって受信され、ＶＭ
Ｅバス４８で使用するためのリセット信号２０６として
供給される。受信機２０４は従って相互接続モジュール
７０及び第２の情報バスによって使用されるコネクタを
介してＲＥＳＥＴコマンドを受信する手段からなる。

【００７３】図７は、図５及び６に示されるＥＣＬ差動
変換器及びＥＣＬ差動受信機の終端回路の詳細を示して
いる。図７からわかる様に、各変換器は、非反転出力２
１０及び反転出力２１２を含む。反転出力２１２は、各
ＥＣＬ差動変換器の出力時の一サイクルによって示され
る。終端抵抗器２１４は、出力２１０とグラウンドとの
間に接続されている。同様に、終端抵抗器２１６が、出
力２１２とグラウントとの間に接続されている。好適な
実施例においては、終端抵抗器２１４及び２１６は各々
３６０オームを有している。

【００７４】各ＥＣＬ差動受信機は非反転入力２１８及
び反転入力２２０を含んでいる。終端抵抗器２２２は各
ＥＣＬ差動受信機の入力２１８と２２０との間に接続さ
れている。好適な実施例においては、レジスタ２２２の
値は１１０オームである。結果として、各ツイストペア
ーは１０５オームのインピーダンスを有している。相互
接続モジュール６８、７０、７２及び７４の動作の記述
が、図５及び図６を参照して与えられる。データがＦＩ
ＦＯ１４０によって受信される時、“ＦＩＦＯ ＮＯＴ
ＥＭＰＴＹ”信号が発生され、制御回路１５０に供給
される。制御回路１５０は次に回路１４０に３２ビット
のデータを出力ライン１４１に供給させる。データは、
クロック信号１５４の上昇端で各レジスタ１４２及び１
４４にクロック入力される。レジスタ１４２及び１４４
からのデータはマルチプレクサ１４６の入力に表れる。
マルチプレクサ１４６の入力に表れるデータの組みの一
方又は他方が、マルチプレクサ１４６のＳＥＬ端子の状
態に依存して、マルチプレクサからの出力として供給さ
れる。ＳＥＬ端子はクロック信号１５６に接続されるの
で、マルチプレクサ１４６のＳＥＬ端子は５０ＭHzの速
度で変化する。従って、マルチプレクサ１４６は、情報
経路５２のデータラインを介してレジスタ１４２及び１
４４からの情報の集合の第１の対を順次転送する。

【００７５】レジスタ１４２及び１４４からの１６ビッ
トからなる情報の第１の対は、ツイストペアーケーブル
５６、コネクタ６０、コネクタ６２、及びツイストペア
ケーブル５８を介して、モジュール７０の差動受信機１
８０に供給される（図６）。ストローブ信号１６５は２
５ＭHzの速度で差動信号としてクロック信号ＥＣＬ差動
受信機回路１８６及び１８８に供給される。これらの差
動受信機回路の出力はレジスタ１８２及び１８４のクロ
ック端子にそれぞれ接続されている。回路１８６及び１
８８によって受信されたストローブ信号は、非反転及び
反転転送クロック信号としてそれぞれレジスタ１８２及
び１８４に供給されるので、レジスタ１８２及び１８４
は、１６ビットのデータを回路１８０の出力の各ライン
からレジスタ１８２及び１８４の各々に２５ＭHzの速度
で転送する。レジスタ１８２及び１８４の出力は次に、
ＦＩＦＯ１９０に記憶するために３２ビット幅ワードと
してライン１９２に、有効速度５０ＭHzで供給される。

【００７６】以上の記述から、本発明は、情報経路の第
２の群を介してコネクタに結合され、情報の複数の集合
からなる第２の群を受信し、且つ情報の複数の集合から
なる第２の群をそれぞれレジスタの第２の群に供給する
デマルチプレクサを含む。本実施例の様に、デマルチプ
レクサ手段は、差動受信機回路１８０、１８６及び１８
８に対応する相互接続モジュール７４の差動受信機回路
からなる。

【００７７】前述された様に、相互接続モジュール７２
及び７４はモジュール６８及び７０とそれぞれ同等であ
る。従って、モジュール７２及び７４の動作はアナログ
的に生じる。上述の装置及び方法は従って２つの１６ビ
ットデータ経路を提供し、ホジティブな確認プロトコー
ルを使用して、２５ＭHzの連続的データストローブを用
いて、１００Ｍバイト／秒の生のバンド幅を発生する。
全てのデータは３２ビットワードで転送され、１６ビッ
トエンティティがクロックの上昇端及び下降端の両方で
クロック転送される。従って、本発明は好適には、第３
のクロック信号を受信するための手段、及びモジュール
７４のレジスタ１８２及び１８４に結合し、情報の複数
の集合からなる第２の群を、第３のクロック信号の上昇
及び下降端の両方で、レジスタの第２の対にラッチする
手段を含む。好適な実施例では、この様な手段は第４の
相互接続モジュール７４のクロック差動受信機から構成
される。

【００７８】図８は、ＷＲＩＴＥ ＷＯＲＤサイクルに
関し、図２に示される装置の種々の信号の相対的タイミ
ングを示すタイミング図である。図８に示される様に、
クロック信号１５６（図５にも示される）は５０ＭHzの
速度のクロックパルスからなる。各全クロックサイクル
は２０ｎＳからなる。ストローブ信号１６５（図５にも
示される）は２５ＭHzの速度を有し、各半サイクルは２
０ｎＳの期間を有しており、１０ｎＳ遅延される。図６
の回路１８６及び１８８の出力１８７及び１８８は２５
ＭHzの速度を有する逆位相の一対のクロック信号からな
る。これらの信号は、レジスタ１８２及び１８４へのク
ロックデータとして使用され、回路１８６による信号出
力の上昇端が、レジスタ１８２内へのデータをクロック
入力し、回路１８８の出力の上昇端がデータをレジスタ
１８４内にクロック入力する。

【００７９】従って、ＷＲＩＴＥ ＷＯＲＤサイクルは
アイドルサイクル２５０及び２５２の対から成り、この
後に、コマンドサイクル２５４が続き、コマンドワード
のビット０−１５が転送される。ストローブ信号１６５
の上昇端は、２５６として示された時間に、サイクル２
５４（即ち、下位ビット）内で回路１８０の出力として
現れるデータの１６ビットをレジスタ１８２内へクロッ
クして導入させる。コマンドサイクル２５８において、
コマンドワードの上位ビットが相互接続バス４６を介し
て転送される。時刻２６０で発生するストローブ信号１
６５の下降は回路１８８によって出力される信号１６５
の上昇端と一致する。信号１８９の上昇は、下位１６ビ
ットの後に相互接続バス４６を介してレジスタ１８４へ
転送されるデータの上位１６ビットをラッチする。

【００８０】同様な方法で、アドレスワードの下位及び
上位ビット及びデータワードの下位及び上位ビットはレ
ジスタ１８２及び１８４内に順次転送され、ＦＩＦＯ１
９０に供給される。ＷＲＩＴＥ ＷＯＲＤサイクルの結
果として、アイドルサイクルの対が転送される。好適な
実施例はストローブ信号１６５用の一対の差動受信機回
路を採用し、ストローブ信号１６５の上昇及び下降端の
両方でデータが相互接続モジュール７０に与えられる
が、この様な２重端ストローブの他の方法を採用するこ
とができる。例えば、一対のラッチ回路を、それぞれ信
号１６５の正及び負に移行するパルスの端部で単一端型
の信号１６５から直接ラッチするレジスタ１８２及び１
８４の代わりに用いることができる。

【００８１】トランザクションはポジティブな確認信号
を使用し、且つ表２７に記述されるフラッグを使用する
相互接続バス４６を介して導通さる。フラッグＡ及びＢ
はモジュール６８（図２）に位置され、フラッグＣはモ
ジュール７２に位置される。

【００８２】

【表２７】 本発明はブロックデータ読出し命令をＶＭＥバスから受
信し、ブロックデータ読出しコマンドをＴＵＲＢＯチャ
ンネルに転送するための手段を含む。実施例では、これ
らの手段はＶＭＥバス４８からのＤＭＡ ＲＥＡＤコマ
ンドを受信するＩ／Ｏインターフェース回路７６から成
る。Ｉ／Ｏインターフェース回路７６は、相互接続バス
４６を介して相互接続モジュールによって相互接続モジ
ュール７４に転送される。ホスト制御器７５は次にＴＵ
ＲＢＯチャンネル４６を介して転送され、ＤＭＡ ＲＥ
ＡＤコマンドを次に発生する。

【００８３】本発明はブロックデータ読出し確認信号及
び要求されたデータを、ＶＭＥバスからのブロックデー
タ読出しコマンドに応答してＶＭＥバスに送り、ブロッ
クデータ読出し確認信号を送る際に、ブロックデータ読
出しフラッグを送るための手段を第１の相互接続モジュ
ール内に更に含む。本実施例では、この手段は、相互接
続バス４６を介して転送されるＲＥＡＤ ＢＬＯＣＫ
ＡＣＫ信号を、ＲＥＡＤ ＢＬＯＣＫコマンドを受け取
った際に、発生する制御回路１５０を含む。同時に、Ｂ
フラッグがセットされ、表１４に示される様に制御回路
１５０内に記憶される。

【００８４】好適には、第１の相互接続モジュール内
に、Ｂフラッグがセットされた時に第１の情報バスから
コマンドを受信することを防止するための手段を含む。
本実施例に様に、制御回路１５０は信号をホストインタ
ーフェース回路７５に発生し、ホストインターフェース
回路７５が、Ｂフラッグがセットされている限り、ＴＵ
ＲＢＯチャンネルからコマンドが受信されることを防止
する。相互接続モジュール７０のＦＩＦＯ１９０は、Ｖ
ＭＥバスによって発行されたＤＭＡ読出しコマンドに応
答して、サブシステム２２から相互接続バス４６を介し
て転送されたデータを受信する。全ての要求されたデー
タがＦＩＦＯ１９０に受信された後、制御回路１９４は
ＦＩＦＯ１９０からの未使用データを洗い流し、適当な
指示をＶＩＣ制御回路１００に送る。ＶＩＣ制御回路１
００は次に相互接続モジュール７２の制御回路１５０に
ＰＵＲＧＥ ＣＯＰＬＥＴＥコマンド１５０を発生させ
るこのコマンドは情報経路５４を渡って相互接続モジュ
ール７４に転送される。

【００８５】相互接続モジュール６８の制御回路１５０
は、ＰＵＲＧＥ ＣＯＭＰＬＥＴＥコマンドが相互接続
モジュール７４で受信された時、Ｂフラッグをリセット
する。Ｉ／Ｏインターフェース回路７６は、ＲＥＡＤ、
ＷＲＩＴＥ、ＤＭＡ ＲＥＡＤ及びＤＭＡ ＷＲＩＴＥ
コマンドを含むＤＡＴＡ ＴＲＡＮＳＦＥＲコマンドを
受信する。Ｉ／Ｏインターフェース回路７６は、これら
のコマンドを相互接続モジュール７２の制御回路１５０
に供給する。このモジュールは次にＲＥＡＤ ＷＯＲＤ、
ＷＲＩＴＥ ＷＯＲＤ、ＲＥＡＤ ＢＬＯＣＫ及びＷＲ
ＩＴＥ ＢＬＯＣＫコマンドの様な情報経路５４を転送
される対応するコマンドを発生する。この様なコマンド
が転送される際、相互接続モジュール７２の制御ユニッ
ト１５０はＣフラッグをセットする。Ｃフラッグがセッ
トされている限り、ＶＭＥバスコマンドが翻訳され、情
報経路５４を介して転送される。

【００８６】相互接続モジュール６８の制御回路１５０
は、相互接続モジュール７４によって対応するＤＡＴＡ
ＴＲＡＮＳＦＥＲコマンドが受信された際に、ＲＥＡ
Ｄ ＷＯＲＤ ＡＣＫ、ＷＲＩＴＥ ＷＯＲＤ ＡＣＫ、
ＲＥＡＤ ＢＬＯＣＫ ＡＣＫ、又はＷＲＩＴＥ ＢＬ
ＯＣＫ ＡＣＫ信号を適当に応じて発生する。相互接続
モジュール７２の制御回路１５０は、対応する確認応答
信号が相互接続モジュール７０によって受信された時は
常に、Ｃフラッグをリセットする。

【００８７】本発明は更に好適には、ＰＵＲＧＥ ＣＯ
ＭＰＬＥＴＥコマンドが相互接続モジュール７４によっ
て受信された時に、ＢＬＯＣＫ ＤＡＴＡ ＲＥＡＤフ
ラッグをリセットするための手段を含む。この様な手段
は相互接続モジュール６８の制御回路１５０として具体
化されており、このモジュールは、ＰＵＲＧＥ ＣＯＭ
ＰＬＥＴＥコマンドが相互接続モジュール７４で受信さ
れた時にＢフラッグをリセットする。

【００８８】Ｉ／Ｏインターフェース回路７６は、ＲＥ
ＡＤ、ＷＲＩＴＥ、ＤＭＡ ＲＥＡＤ、及びＤＭＡ Ｗ
ＲＩＴＥコマンドを含むＤＡＴＡ ＴＲＡＮＳＦＥＲコ
マンドを受信する。Ｉ／Ｏインターフェース回路７６は
これらのコマンドを相互接続モジュール７２の制御回路
１５０に送る。この回路は、ＲＥＡＤ ＷＯＲＤ、ＷＲ
ＩＴＥ ＷＯＲＤ、ＲＥＡＤ ＢＬＯＣＫ、及びＷＲＩ
ＴＥ ＢＬＯＣＫコマンドの様な情報経路５４を介して
転送される対応するコマンドを発生する。この様なコマ
ンドの転送の際に、相互接続モジュール７２の回路ユニ
ット１５０はＣフラッグをセットする。Ｃフラッグがセ
ットされる限り、ＶＭＥコマンドは翻訳されず、情報経
路５４を介して転送されない。

【００８９】図９は、図３の制御回路９６を詳細に示し
ている。制御回路９６は、好適な実施例では、４つの状
態マシン装置３００、３０２、３０４及び３０６を含ん
でおり、それぞれＰＩＯ制御、アドレスデコード、ＤＭ
Ａ制御、及び割込み制御に対応している。ＰＩＯ制御装
置３００はプログラムされたＩ／Ｏ要求に対するＴＵＲ
ＢＯチャンネルインターフェースを管理する。ＰＩＯ制
御装置３００は、それぞれＰＩＯ読出しワード要求及び
ＰＩＯ書込みワード容器を受け入れる選択及び書込み入
力を含む。ＰＩＯ制御装置３００は、ＰＩＯ ＡＣＫ確
認信号を、以下に詳細に記述される様に、回路１５０の
プロトコールシークエンスチェッカーとして受信する。
ＰＩＯ制御装置３００は、ｒｄｙ信号及び衝突信号を含
むＴＵＲＢＯチャンネル２６への出力を発生する。ＰＩ
Ｏ制御装置３００は、以下に詳細に記述される回路１５
０のコマンド発生回路へＰＩＯ ＲＥＱ信号を発生す
る。

【００９０】アドレスデコード装置３０２は、全ＰＩＯ
サイクルをデコードし、信号経路を利用可能とする機能
を達成することにより、ＰＩＯサイクルによって要求さ
るトランザクションの形態を解明する。アドレスデコー
ド装置３０２は選択及びクロック信号と共にＴＵＲＢＯ
チャンネル２６からアドレス情報の２２ビットを受信す
る。アドレスデコード装置３０２はｃｓｒに対するｃｓ
ｒ選択信号、ＰＲＯＭ８４に供給されるＰＲＯＭチップ
選択信号、ｉｖｓチップ選択信号、及びのｙａバスチッ
プ選択信号を以下に詳細に記述される様にコマンド発生
器回路の回路１５０へ発生する。ＤＭＡ制御装置３０４
は、ＶＭＥバスから発生された直接メモリーアクセス要
求用のＴＵＲＢＯチャンネルインターフェースを管理す
る。ＤＭＡ制御装置３０４は、制御回路１５０からのＤ
ＭＡ要求を受け入れ、ＴＵＲＢＯチャンネルアクセスを
要求し、ＴＵＲＢＯチャンネル上に（アドレス及びデー
タ情報を含む）ＤＭＡサイクルを発生し、部分ワードに
対するＲＭＷ動作を発生し、バス４６用の仲裁器にＤＭ
Ａ確認応答信号を発生し、且つブロック読出し命令で相
互接続モジュール６８にデータを送る機能を達成する。
ＤＭＡ制御装置３０４はｒｄｙ、ａｃｋ、及び衝突信号
をＴＵＲＢＯチャンネル２６から、及び制御回路１５０
からのＤＭＡＲＥＱ信号を受信する。ＤＭＡ制御装置３
０４は、ｒＲｅｑ及びｗＲｅｑ信号をＴＵＲＢＯチャン
ネル２６へ与え、レジスタ９２へＲＭＷバッファ制御信
号を与え、回路１５０へＤＭＡ ＡＣＫ信号、及び回路
１５０へ読出しデータ信号を与える。

【００９１】割込み制御装置３０６はＶＭＥバス上で受
けられる割込み要求を扱い、これらの要求をＴＵＲＢＯ
チャンネル２６へ送る。割込み制御装置３０６は、相互
接続バス４６を介して受信された要求に応じて、ＴＵＲ
ＢＯチャンネル上に割込み要求を発生する機能を達成
し、ｉｖｓレジスタのＣＰＵ読出しの際にクリアー機能
を達成する。割込み制御装置３０６は、回路１５０から
のＩＮＴ ＲＥＱ及びＦＡＩＬ ＳＴＡＴＵＳ信号を受
信する。割込み制御装置３０６は、ｉｎｔ信号をＴＵＲ
ＢＯチャンネルに発生し、回路１５０へＩＮＴ ＲＥＱ
ＡＣＫ信号を発生する。

【００９２】図１０には、Ｉ／Ｏインターフェース回路
７６の制御回路１０１の詳細なブロック図が示される。
回路１０１は、６つの状態マシン装置３１８、３２０、
３２２、３２４、３２６及び３２８を含む。装置３１８
は、相互接続バス４６上のＰＩＯサイクルによって要求
されるトランザクションの形態を解き明かすＰＩＯアド
レスデコーダ装置から成る。全ＰＩＯサイクルをデコー
ディングし、特定の経路を利用可能とする機能を達成す
る。アドレスデコーダ装置３１８はＦＩＦＯ１９０から
の２２ＦＩＦＯ出力アドレス信号を受信する。装置３１
８は、モジュール７０の制御回路１５０からのアドレス
サイクル（ａｄｄｒ ｃｙｃｌｅ）信号を受信する。ア
ドレスデコーダ装置３１８はｃｓｒチップ選択（ｃｓ）
信号をＣＳＲ１３０へ発生する。アドレスデコータ装置
３１８の他の出力は、ＰＩＯ−ＰＭＲ ＲＡＭ１１６及
びＰＩＯ−ＰＭＲ制御装置３２０へのＰＩＯｐｍｒチッ
プ選択（ｃｓ）信号を含む。アドレスデコーダ装置３１
８は更にＤＭＡｐｍｒチップ選択（ｃｓ）信号を含む。
この信号は、ＤＭＡ−ＰＭＲ ＲＡＭ１１８及びＤＭＡ
−ＰＭＲ制御装置３２２に供給される。ＩＮＴサイクル
（ｃｙｃｌｅ）は割込み制御装置３２８へ供給され、失
敗−ａｄｄｒチップ選択（ｆａｉｌ ａｄｒｓｅｌ）信
号は失敗アドレスレジスタ１２８へ供給される。最後
に、アドレスデコーダ装置３１８はＶＩＣ選択（ｓｅ
ｌ）及びＶＭＥ選択（ｓｅｌ）信号をＶＩＣ制御回路１
００に供給する。

【００９３】ＰＩＯ ＰＭＲ制御装置３２０は、書込み
（ｗｒｔ）及び読出し（ｒｄ）（ロード及び試験）及び
ＲＡＭにアクセスする（ＰＩＯアクセス）ためにＰＩＯ
ページマップＲＡＭを管理する。この制御装置３２０
は、正しくないレジスタにアクセスする場合にエラーを
送る。装置３２０は、ＰＭＲロード及びＰＭＲ試験用の
データ経路を利用可能とし、ＰＭＲ用のＤＭＡアクセス
及び正しく無いｐｍｒの試験用のデータ経路を利用可能
とする機能を達成する。装置３２２は、アドレスデコー
ダ３１８からのＰＩＯ ＰＭＲチップ選択及びＰＩＯ
ＲＥＱ信号を受信する。装置３２０は更に回路１５０か
ら読出し（ｒｄ）及び書込み（ｗｒ）信号を受信し、ｐ
ｉｏ ｐｍｒ ｄ信号をＰＩＯ−ＰＭＲ ＲＡＭ１１６
から受信する。

【００９４】装置３２０は、出力としてバッファーイネ
ーブル信号をデータバッファー１２４へ発生し、ｐｉｏ
ｐｍｒ ｒｄ及びｐｉｏ ｐｍｒ ｗｒ信号をＲＡＭ
１１６へ発生し、ｐｉｏ ｐｍｒ正しく無い（ｉｎｖａ
ｌｉｄ）信号を回路１５０へ発生する。ＤＭＡ ＰＭＲ
制御装置３２２は、書込み（ｗｒｔ）及び読出し（ｒ
ｄ）（ロード及び試験）及びＤＭＡ要求をＲＡＭにアク
セスするためにＤＭＡページマップレジスタを管理す
る。また、正しく無いレジスタにアクセスする毎に装置
にエラーを送る。装置３２２は、ｐｍｒのロード及び試
験用のデータ経路を利用可能とし、ｐｍｒのＤＭＡアク
セス用のアドレス経路を利用可能とし、正しく無いｐｍ
ｒを試験するための機能を達成する。装置３２２は、Ｄ
ＭＡ ｐｍｒチップ選択信号をアドレスデコーダ装置３
１８から、ＶＩＣ制御回路１００からｖｉｃ ＤＭＡ Ｒ
ＥＱ信号を受信する。装置３２２は制御回路１９４から
読出し（ｒｄ）及びＶＩＣ制御回路１００から読出し
（ｒｄ）及び書込み（ｗｒ）信号を受信する。装置３２
２は更にｄｍａ ｐｍｒ Ｄ信号をＲＡＭ１１８から受
信する。装置３２２は、出力として、Ａバッファー可能
（ｅｎａｂｌｅ）信号をバッファー１１４に、ｍｕｘ制
御（ｃｏｎｔｒｏｌ）信号をマルチプレクサー１２６
に、ＤＭＡ ＰＭＲ ＰＤｄｍａ ｐｍｒ ＷＲ信号を
グラム（ｇｒａｍ）１１８に送る。最終に、装置３２２
はｄｍａ ｐｍｒ正しく無い（ｉｎｖａｌｉｄ）信号を
発生し、制御装置３２８に割り込む。

【００９５】バス仲裁装置３２４は回路７６の内部バス
１０８及び１１０を管理する。この装置３２４は、ホス
ト要求、ＶＭＥ要求及び割込み要求間で仲裁を行う機能
を達成する。装置３２４は回路１９４からホスト選択
（ｈｏｓｔ ｓｅｌ）信号、ＶＩＣ制御回路１００から
ｖｍｅ ＲＥＱ信号、及び割込み制御装置３２８から割
込み（ｉｎｔ．）ｒｅｑ信号を受信する。装置３２４は
ｈｏｓｔ ｈａｓ ｂｕｓ信号をＰＩＯ−ＰＭＲ制御装
置３２０、ＶＩＣ制御回路１００、及びバイトスワップ
制御装置３２６へ発生する。最後に、装置３２４は割込
み制御装置３２８へｉｎｔｅｒｒｕｐｔ ｈａｓ ｂｕ
ｓ信号を出力する。

【００９６】バイトスワップ制御装置３２６は、相互接
続バス４６及びＶＥＭバス２８間のデータ経路を管理す
る。この装置３２６は、ページマップレジスタ内の制御
ビットによって特定される３２ビットワード境界上のバ
イトをスワップ（交換）する機能を達成する。即ち、バ
イトスワップ制御はページ毎の基準で規定されている。
装置３２６はＲＡＭ１１６からＰＩＯ ｄバイトスワッ
プ制御信号（ＰＩＯｄ）及びＲＡＭ１１８からＤＭＡ
ｄバイトスワップ制御（ＤＭＡ ｄ）信号を受信する。
装置３２６はＦＩＦＯ１９０から３ビットマスク信号を
受信し、ＶＩＣ制御回路１００からＶＭＥ ｄｓｏ −
ｄｓ１， Ａ０１， ＬＷＯＲＤ信号を受信する。装置
３２６はまたバス仲裁装置３２４からのｖｍｅ ｈａｓ
ｂｕｓ及びｈｏｓｔ ｈａｓ ｂｕｓ信号を、ＶＩＣ
制御回路１９４からＰＩＯ読出し／書込み要求（ｒｅａ
ｄ／ｗｒｉｔｅ ｒｅｑ）信号、及びＶＩＣ１００から
ＤＭＡ読出し／書込み（ｒｅａｄ／ｗｒｉｔｅ ｒｅ
ｑ）信号を受信する。最後に、装置３２６は、ＶＩＣ制
御回路１００からＤＭＡチップ選択（ｓｅｌ）信号を受
信する。装置３２６はスワップ制御（ｃｏｎｔｒｏｌ）
及びスワップ方向（ｄｉｒｅｃｔｉｏｎ）信号をＶＩＣ
制御回路１００に与える。

【００９７】割込み制御装置３２８を、ＶＩＣ制御回路
１００を介してＶＭＥバス２６及び回路７６によって発
生された割込みを管理する。これらの割込み要求は翻訳
され、割込み要求メッセージが相互接続バス４６に対し
てフォーマット化される。装置３２８は、ＩＰＬ信号を
ＩＣ制御回路１００からサンプルして、要求を検出し、
検出された要求に対するラッチを各ＩＰＬレベルに設定
し、割込み要求を回路１５０に送り、割込みベクトル要
求サイクルをサンプルしてラッチをクリアーする機能を
達成する。装置３２８は、ＶＩＣ回路１００からＩＰＬ
信号を、ＰＩＯアドレスデコーダ３２８から割込みサイ
クル信号を、及びアドレスバッファー１２２からＩＰＬ
レベルを示す４ビットアドレス信号を受信する。装置３
２８は、回路１５０への割込み要求（ｉｎｔ．ｒｅｑ）
からなる出力信号を発生する。

【００９８】図１１は、制御回路１５０及び１９４を詳
細に示している。回路１５０は、コマンド発生器状態マ
シン装置３５０及びコマンドシークエンサ状態マシン装
置３５２を含む。コマンド発生器３５０は相互接続バス
４６を介して転送されるコマンドを発生し且つフォーマ
ット化を行う。この発生器３５０は、ＦＩＦＯ１４０を
ロードし、ＰＩＯ要求に対してマルチプレクサ１４６を
制御し、ＤＭＡ ＡＣＫ信号を発生し、且つＰＩＯ要求
対ＤＭＡ ＡＣＫに対する仲裁制御を達成する様なコマ
ンドを発生し、且つフォーマット化する機能を達成す
る。装置３５０は、ＰＩＯ制御装置からＰＩＯ ＲＥＱ
信号を、アドレス装置３０２からＹＡバスチップ選択
（ＢＵＳ ＣＳ）信号を、アドレスデコーダ３０２から
ＩＶＳチップ選択（ＣＳ）信号、ＤＭＡ制御装置３０４
からＤＭＡ ＡＣＫ信号を、ＴＵＲＢＯチャンネル２６
からｒｄｙ信号の形態でｒｔｎ ｄａｔａ ｒｄｙ信号
を、割込み制御装置からＩＮＴ ＲＥＱ ＡＣＫ信号
を、プロトコールシークエンス装置３５６からＦＡＩＬ
ＳＴＡＴＵＳ信号を受信する。装置３５０は、ＦＩＦ
Ｏ１４０に記憶されるための要求コマンド及び確認コマ
ンド、マルチプレクサ８２に対するｍｕｘ制御（ｃｏｎ
ｔｒｏｌ）信号及びマルチプレクサ１４６用のｍｕｘ制
御（ｃｏｎｔｒｏｌ）信号から成る１６ビットデータを
発生する。

【００９９】コマンドシークエンサ装置３５２は、相互
接続モジュール６８を管理し、適当なコマンド及びデー
タが常に送られていることを確認する。装置３５２は、
相互接続バス４６に信号を送り、形態及びマスク信号を
発生し、シークエンスをチェックする機能を達成する。
装置３５２は、ライン１４１から１６ビットデータ信号
及び４つの形態及びマスク信号を、ＦＩＦＯ１４０から
ｆｉｆｏ非空、及びＦＩＦＯ１４０からｄｍａ ｒｔｎ
ｄａｔａレディ信号を受信する。装置３５２は、装置
１５５に供給された３ビットの形態及びマスク（ｔａ
ｍ）信号を発生する。装置３５２は内部フラッグＡ及び
Ｄを含む。

【０１００】回路１９４はコマンドデコーダ状態マシン
装置３５４及びプロトコールチャッカー状態マシン装置
３５６を含む。コマンドデコーダ装置３５４は相互接続
バスからメッセージを受信し、これを確認し、適当な命
令、アドレス及びデータをＦＩＦＯにロードする。コマ
ンドデコーダ装置３５４は、相互接続バス４６からのコ
マンドを解釈し、正しく無いコマンド、シークエンス外
操作、パリティーエラーの様なエラーを検出し、コマン
ド、アドレス、データ、形態及びマスク（ｔａｍ）情報
をＦＩＦＯにロードし、アイドルサイクルをスクリーン
するための機能を達成する。コマンドデコーダ装置３５
４からの出力は、ＦＩＦＯ１９０に供給された信号、コ
マンド発生器装置３５０に供給されるパージ完了信号、
及びＦＩＦＯ回路１９０に供給されるｗｅｎ ｆｉｆｏ
信号を含む。

【０１０１】プロトコールシークエンスチェッカー装置
３５６は、ＦＩＦＯ１９０からコマンドを引き出し、状
態マシン３００、３０４及び３０６からトランザクショ
ンを要求する。この装置３５６は、相互接続バス４６か
らのコマンドを解釈し、ＤＭＡ要求操作に対するアドレ
ス情報をロードし、ＤＭＡ ＲＥＱ信号を発生し、ＤＭ
Ａ書込みデータを装置３０４に送り、ＰＩＯ ＡＣＫ信
号を発生し、ＰＩＯ確認情報をＰＩＯ制御装置３００に
送り、割込み要求（ＩＮＴＲＥＱ）を通知し、誤り要求
を通知する機能を達成する。装置３５６の入力は、ＦＩ
ＦＯ１９０からの１６ビットデータ及びＦＩＦＯ１９０
からのｆｉｆｏ ｎｏｔ ｅｍｐｔｙ信号を含む。装置
３５６からの出力は、ＤＭＡ制御装置３０４に供給され
るＤＭＡ ＲＥＱ信号、ＰＩＯ制御装置３００に供給され
るＰＩＯ ＡＣＫ信号、割込み制御信号３０６に供給さ
れるＰＩＯ ＡＣＫ信号、割込み制御信号３０６に供給
されるＩＮＴ ＲＥＱ、装置３００、３０４及び３５０
に供給されるＦＡＩＬ ＳＴＡＴＵＳ信号、及びレジスタ
９４に供給されるラッチアドレス（ｌａｔｃｈ ａｄｄ
ｒ）信号を含む。（図３） 図１１は、適当な信号技術を使用して、モジュール６８
及び７４の制御回路１５０及び１９４を示している。モ
ジュール７０及び７２用の対応する回路は、同等の構造
を有している。しかしながら、要求及び確認信号用のＰ
ＩＯ及びＤＭＡ技術は、反転される。

【０１０２】本発明の好適な実施例は上述の様にディス
クリート回路を採用している。しかしながら、本発明の
システムは、アプリケーション特定集積回路（ＡＳＩ
Ｃ）技術に実施するために特に好適である。例えば、ホ
ストインターフェース回路７５及びＩ／Ｏインターフェ
ース回路７６の機能は、各々別のＡＳＩＣで実施するこ
とができる。同様に、（差動ドライバー以外の）相互接
続モジュール６８及び７４の機能は、相互接続モジュー
ル７０及び７２の機能と同様に、単一のＡＳＩＣで実施
することができる。

【０１０３】好適な実施例においては、各単一方向情報
経路５２及び５４は単一の１６ビットデータ信号の組み
を含むが、本発明はこれに限定されない。或るアプリケ
ーションにおいて、各単一方向性情報経路が多重導体路
信号の複数の集合からなる一群を採用することにより、
より高速なデータ転送速度を達成することが望まれる。
更に、別の実施例において、高速光ファイバーデータリ
ンクが導体６０及び６２の間に挿入され、長距離相互接
続を与える。例えば、型番ＧＡ９７１１データリンク送
信器及び型番ＧＡ９０１２データリンク受信器は、Ｇａ
ｚｅｌｌｅコーポレーションから商業的に入手可能であ
り、コネクタ６１及び６２の間に直接挿入でき、一対の
情報バス間に高速長距離相互接続を作り出している。

【０１０４】本発明のバスは、高データ転送速度が達成
される第１及第２の情報バスを相互に接続するための装
置及び方法を提供する。擬ＥＣＬ技術の使用によって、
電流スパイクが避けられ、電磁的干渉が減少される。同
様に、ツイストペアケーブルに渡って擬ＥＣＬ適合電圧
レベルを使用すると、システムの感受性が減少され、ノ
イズの影響に対抗する。更に、多重導体単一方向情報経
路の対を使用すると、情報バスを相互に接続するために
要求される信号の数を最小にし、コスト及び複雑性が減
少される。

【０１０５】種々の改変及び変形を本発明の装置及び方
法に対して成すことができることは当業者に明らかであ
る。従って、明細書及び図面は説明のためだけと意図さ
れ、本発明の真の範囲及び精神は添付された特許請求の
範囲に示される。

【図面の簡単な説明】

【図１】本発明は好適な実施例に従うと、複数の部品を
各々有し、一対のアダプター及び相互接続バスを含む相
互接続システムによって接続された一対の情報バスから
成るコンピュータシステムのブロック図、

【図２】図１のシステムのバスアダプタ及び相互接続バ
スのブロック図、

【図３】図１及び２の第１のアダプターのインターフェ
ース回路の詳細ブロック図、

【図４】図１及び２に示される、第２のアダプターのイ
ンターフェース回路の詳細ブロック図、

【図５】図３及び４のアダプターに含まれる相互接続送
信器のブロック図、

【図６】図３及び４のアダプターに含まれる相互接続受
信器のブロック図、

【図７】図５及び６の送信器及び受信器のそれぞれの終
端回路を示す電気的概略図、

【図８】図１−６に示されるシステムの信号間のタイミ
ング関係を示すタイミング図、

【図９】図４の制御回路の構成を示す詳細ブロック図、

【図１０】図５の制御回路の構成を示す詳細ブロック
図、及び

【図１１】図５及び図６の制御回路の詳細ブロック図。 ２０ システム ２２，２４ サブシステム ２６ システムバス ２８ システムモジュール ３０ メモリー ３２ 通信制御器 ３４ 小コンビュータシステムインターフェース ３６ スロット ４０ 相互接続装置 ４２，４４ アダプターモジュール ４６ 相互接続バス ４８ システムバス ５０ ＶＭＥＩ／Ｏボード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード イー ハドノール アメリカ合衆国 ニューハンプシャー州 ナシュアジュニパー レーン 15 (72)発明者 フィリップ ジー ハント アメリカ合衆国 ニューハンプシャー州 ハンプスティード エマーソン アベニュ ー 80

Claims (20)

【特許請求の範囲】
1. 【請求項１】第１の情報バスを第２の情報バスに結合し
   た相互接続アダプターに相互接続し、情報バスの各々が
   複数のデータラインを有する装置であり、この装置が、 複数のデータ信号を各々有する多重導体単一方向情報経
   路の第１及び第２の群であり、各情報経路のデータ信号
   の数が情報バスの少なくとも一つ内のデータラインの数
   よりも少ない前記第１及び第２の群、 情報の複数の集合からなる第１の群の一つの集合を第１
   の情報バスのデータラインの複数の集合からなる第１の
   群からそれぞれ受信するレジスタの第１の群、及び情報
   経路の第１の群に結合し、情報の複数の集合からなる第
   １の群をレジスタの第１の群から情報経路の第１の群の
   データラインを介して順次転送するためのマルチプレク
   サ、 第１及び第２の情報経路に結合したコネクタ、 情報の複数の集合からなる第２の群の一つの集合を、第
   ２の情報バスのデータラインの複数の集合からなる第２
   の群から、第１の情報バスのデータラインの複数の集合
   からなる第１の群の一つの集合にそれぞれ供給するため
   のレジスタの第２の群、情報経路の第２の群を介してコ
   ネクタに結合し、情報の複数の集合からなる第２の群を
   受信し、情報の複数の集合からなる第２の群をレジスタ
   の第２の群にそれぞれ供給するためのデマルチプレクサ
   からなる第２の相互接続モジュール、及び第１の情報バ
   スから第２の情報バスへ情報の転送を開始し、且つ第１
   の情報バス及び情報経路の第２の群から受信されたコマ
   ンドに応答して、第２の情報バスから第１の情報バスへ
   の要求に応答する制御手段からなる前記装置。
2. 【請求項２】情報経路の第１の群が第１の信号情報経路
   からなり、情報経路の第２の群が第２の信号情報経路か
   らなる請求項１記載の装置。
3. 【請求項３】前記マルチプレクサに結合され、ＴＴＬ適
   合信号を差動ＥＣＬ適合信号に変換するための変換器、 レジスタの第２の群に結合し、ＥＣＬ適合信号をＴＴＬ
   適合信号に変換するためのＥＣＬ差動受信機、 コネクタ及び第１のマルチプレクサに結合された第１の
   ツイストペアケーブル、及び、 コネクタ及びＥＣＬ差動受信機に結合された第２のツイ
   ストペアケーブルからなる請求項２記載の装置。
4. 【請求項４】第１の情報バスを第２の情報バスに結合さ
   れた相互接続アダプターに相互接続し、情報バスの各々
   が複数のデータラインを有している装置であり、この装
   置が、 複数のデータ信号を各々有する第１及び第２の多重導体
   単一方向情報経路であり、各情報経路内のデータ信号の
   数が情報バスの少なくとも一つ内のデータラインの数よ
   りも少ない単一方向情報経路、 第１の情報バスのデータラインの集合の第１の対上に表
   れる情報の集合の第１の対の一つ集合をそれぞれ受信す
   るレジスタの第１の対、及び情報の集合の第１の対の各
   集合をレジスタの第１の対から第１の情報経路のデータ
   ラインを介して順次転送するためのマルチプレクサ、 第１及び第２の情報経路に結合されたコネクタ、 第２の情報バスのデータラインの集合の第２の対上に表
   れる情報の集合の第２の対の一つの集合を第１の情報バ
   スのデータラインの集合の第１の対の一つの集合にそれ
   それ送るレジスタの第２の対、及びコネクタに接続さ
   れ、情報の集合の第２の対を受信し、情報の集合の第２
   の対をレジスタの第２の対にそれぞれ供給するためのデ
   マルチプレクサ手段からなる第２の相互接続モジュー
   ル、及び第１の情報バスから第２の情報バスへの情報の
   転送を開始し、第１の情報バス及び第２の情報バスから
   受信されたコマンドに応答して、第２の情報バスから第
   １の情報バスへの要求に応じる制御手段からなる装置。
5. 【請求項５】コネクタに結合され第１のツイストペアケ
   ーブル、 マルチプレクサと第１のツイストペアケーブルとの間に
   結合され、ＴＴＬ適合信号をＥＣＬ適合差動信号に変換
   するための第１のＥＣＬ差動変換器手段、 コネクタに結合され第２ツイストペアケーブル、及び第
   ２のツイストペアケーブルとレジスタの第２の対との間
   に結合され、ＥＣＬ適合信号をＴＴＬ適合信号に変換す
   るためのＥＣＬ差動受信機を含む請求項４記載の装置。
6. 【請求項６】第１のクロック速度を有する第１のクロッ
   ク信号をレジスタの第１の対に供給して、レジスタの第
   １の対に情報を記憶するための手段、 第１のクロック速度の２倍の第２のクロック速度を有す
   る第２のクロック信号をマルチプレクサに供給するため
   の手段、及び第２のクロック信号に応答して、第２のク
   ロック速度で第１の情報経路を介して情報を転送する手
   段を含む請求項４記載の装置。
7. 【請求項７】第１の情報経路を介して第１のクロック信
   号を転送するための手段、第３のクロック信号を受信す
   るための手段、レジスタの第２の対に結合され、情報の
   複数の集合からなる第２の群を、第３のクロック信号の
   上昇端及び下降端の両方で、レジスタの第２の対内にラ
   ッチするための手段を含む請求項６記載の装置。
8. 【請求項８】第１のクロック信号を供給する前記手段
   が、第２のクロック信号を第１のクロック信号速度に分
   周して、第１のクロック信号を発生し、第１の情報経路
   を介して第１のクロック信号を供給する分周器手段、及
   び第３のクロック信号を変換して、レジスタの第２の対
   に供給されるクロック信号を転送し、レジスタの第２の
   対から第１の情報バスへ第１のクロック速度で転送する
   クロックマルチプレクサ手段からなる請求項７記載の装
   置。
9. 【請求項９】第１のクロック信号を供給するための前記
   手段が、２：１分周器回路、遅延回路、及び遅延回路と
   第１のケーブルとの間に結合され、分周された第２のク
   ロック信号をＥＣＬ適合差動信号として第１の情報経路
   に供給するためのクロック信号ＥＣＬ差動ドライバー回
   路からなり、 前記クロックマルチプレクサ手段が、コネクタに結合さ
   れ、且つ第２のレジスタ対の第１及び第２のレジスタに
   それぞれ結合し、受信された第３のクロック信号を第２
   のレジスタ対の第１及び第２のレジスタにそれぞれ単一
   端ＴＴＬ適合信号からなる非反転及び反転転送クロック
   信号として供給する第１及び第２のクロック信号ＥＣＬ
   差動受信機回路からなることを特徴とする請求項８記載
   の装置。
10. 【請求項１０】遅延回路が第２のクロック信号の期間の
    半分に等しい遅延期間を有する請求項９記載の装置。
11. 【請求項１１】前記クロック信号ＥＣＬ差動ドライバー
    が非反転出力及び反転出力からなり、 前記第１クロック信号ＥＣＬ差動受信機回路が、第２の
    情報経路を介して、相互接続アダプターモジュールに関
    連するクロック信号ＥＣＬ差動ドライバー回路の非反転
    出力に結合に対する非反転出力、第２の情報経路を介し
    て関連するクロック信号ＥＣＬ差動ドライバー回路の反
    転出力に結合する反転入力、及びレジスタの第２の対の
    第１のレジスタに結合した出力からなり、そして、 前記第２のクロック信号ＥＣＬ差動受信機回路が、第２
    の情報経路を介して、関連するクロック信号ＥＣＬ差動
    ドライバー回路の非反転出力に結合する反転入力、第２
    の情報経路を介して関連するクロック信号ＥＣＬ差動ド
    ライバー回路の反転出力に結合した非反転入力、及びレ
    ジスタの第２の対の第２のレジスタに結合する出力から
    なる請求項１０記載の装置。
12. 【請求項１２】第２の情報経路からＢＬＯＣＫ ＤＡＴ
    Ａ ＲＥＡＤコマンドを受信して、第１の情報バスから
    データを要求し、且つＢＬＯＣＫ ＤＡＴＡ ＲＥＡＤ
    コマンドを第１の情報バスに転送するための手段、 第１の相互接続モジュール内にあって、第２の情報経路
    からのＢＬＯＣＫ ＤＡＴＡ ＲＥＡＤコマンドに応答
    して、ＢＬＯＣＫ ＤＡＴＡ ＡＣＫＮＯＷＬＥＤＧＥ
    信号及び要求されたデータを第２の情報バスに送り、Ｂ
    ＬＯＣＫ ＤＡＴＡ ＲＥＡＤフラッグを、ＢＬＯＣＫ
    ＤＡＴＡ ＲＥＡＤ ＡＣＫＮＯＷＬＥＤＧＥ信号を
    送る際に、セットするための手段、 第１の相互接続モジュール内にあって、ＢＬＯＣＫ Ｄ
    ＡＴＡ ＲＥＡＤフラッグがセットされる時、第１の情
    報バスからコマンドを受信することを防ぐための手段、 ＰＵＲＧＥ ＣＯＰＬＥＡＴＥコマンドが第２の相互接
    続モジュールによって受信された時にＢＬＯＣＫ ＤＡ
    ＴＡ ＲＥＡＤフラッグをリセットするための手段を含
    む請求項４記載の装置。
13. 【請求項１３】前記制御手段が、第２の相互接続モジュ
    ールを介してＲＥＳＥＴコマンドを受信するための手段
    及び第２の情報バスによって使用するためのコネクタを
    含む請求項４記載の装置。
14. 【請求項１４】前記制御手段が、第１の情報バスからの
    ＲＥＳＥＴコマンドを受信し、第２の情報バスで使用す
    るために第１の情報経路に渡り、転送モジュールを介し
    てＲＥＳＥＴコマンドを転送するための手段からなり請
    求項４記載の装置。
15. 【請求項１５】第１の情報バスを第２の情報バスに結合
    するための相互接続アダプターに相互接続するための方
    法であり、各バスが複数のデータラインを有し、第１及
    び第２の多重導体単一方向情報経路に渡って各情報経路
    が複数のデータ信号を有し、各情報経路内のデータ信号
    の数が情報バスの少なくとも一つのデータの数よりも少
    なく、この方法が、 第１の情報バスのデータラインの集合の第１の対からの
    情報の集合の第１の対を、レジスタの第１の対内にそれ
    ぞれ受信し、 マルチプレクサを操作して、第１の情報経路のデータラ
    インを介してレジスタの第１の対からの情報の集合の第
    １の対の各集合を順次転送し、 レジスタの第２の対において、第２の情報のデータライ
    ンの集合の第２の対から情報の集合の第２の対をそれぞ
    れ受信し、そしてレジスタの第２の対からの情報の集合
    の第２の対をそれぞれ及び同時に、第１の情報バスのデ
    ータラインの集合の第１の対にそれぞれ同時に供給する
    工程からなる方法。
16. 【請求項１６】第１のクロック速度を有する第１のクロ
    ック信号をレジスタの第１の対に供給して、レジスタの
    第１の対に内に供給し、 第１のクロック速度の２倍の第２のクロック速度を有す
    る第２のクロック信号をマルチプレクサに供給し、そし
    て、 第２のクロック速度で第１の情報経路に渡って情報を転
    送する付加的な工程を含む請求項１５記載の方法。
17. 【請求項１７】第１のクロック信号を第１の情報経路を
    介して転送し、 第３のクロック信号を受信し、そして、 第３のクロック信号の上昇端及び下降端の両方で、情報
    の集合の第２の群をレジスタの第２の対内にラッチする
    付加的な工程を含む請求項１６記載の方法。
18. 【請求項１８】第１のクロック信号を供給する前記工程
    が、第２のクロック信号を第１のクロック信号速度に分
    周して第１のクロック信号を発生し、この第１のクロッ
    ク信号を第１の情報経路に渡って供給する副工程を含
    み、 前記方法が、第３のクロック信号を変換して、レジスタ
    の第２の対に供給されるクロック信号を転送し、レジス
    タの第２の対からの情報を第１のクロック速度で第１の
    情報バスに転送する工程を含む請求項１７記載の方法。
19. 【請求項１９】第１のクロック信号を供給する前記工程
    が、２：１分周比によって第２のクロック信号を分周
    し、この分周されたクロック信号遅延し、この分周され
    た遅延クロック信号を、ＥＣＬ適合差動信号として第１
    の情報経路に供給するための副工程から成り、且つ第３
    のクロック信号を変換する前記工程が、受信された第３
    のクロック信号を、単一端のＴＴＬ適合信号からなる非
    反転及び反転転送クロック信号として、第２のレジスタ
    の第１及び第２のレジスタにそれぞれ供給する副工程か
    ら成る請求項１８記載の方法。
20. 【請求項２０】前記遅延工程が、第２のクロック信号の
    期間の半分に等しい遅延期間によって分周されたクロッ
    ク信号を遅延することから成る請求項１９記載の方法。